0 引言

    脉冲多普勒（Pulse Doppler，PD）雷达是一种利用多普勒效应检测目标信息的雷达，是在动目标显示雷达基础上发展起来的雷达体制。雷达脉冲信号宽度的选择受到了两个相互矛盾的因素制约：为了提高雷达的作用距离，需要较宽的脉宽；而为了提高距离分辨力与测距精度，则要求较窄的脉宽。早期雷达选用的是窄脉冲、高功率的折中方法，但是发射机与天馈线耐功率限制了系统的高功率。应用了脉冲压缩技术的PD雷达解决了该问题，即在发射时采用宽的脉宽信号，提高了雷达的作用距离，而接收时压缩成窄脉冲，提高了距离分辨力与测距精度。

    本文设计了一种基于FPGA与多片DSP的PD脉冲压缩雷达信号处理机，利用1片FPGA与3片高性能ADSP-TS201S协同工作，以流水线的方式实现了PD脉冲压缩雷达针对线性调频（Linear Frequency Modulation，LFM）信号脉冲串的脉冲压缩、相参积累与恒虚警（Constant False Alarm Rate，CFAR）检测处理，具有良好的处理性能与实时处理能力。

1 系统架构

    本雷达处理机的核心处理器为1片FPGA与3片ADSP-TS201S。FPGA采用Xinlix公司出品的Virtex4系列XC4VSX55。系统由FPGA控制AD采集雷达回波信号，而AD采用12位AD9430。由于系统所处理的数据量非常大，系统为每片DSP配置了一片32 M×32 bit的SDRAM，以扩展存储空间。

    对于多ADSP-TS201S组成的系统，DSP之间的互联方式主要分为LINK口耦合模型、共享总线耦合模型与LINK口共享总线混合模型。本雷达处理系统正是采用这种LINK口与总线共享相结合的互联方式，将3片ADSP-TS201S通过LINK口实现点对点的互联，同时3片ADSP-TS201S又通过共享总线的方式互联在一起。这两种联接方式相结合可以使多DSP系统方便地实现多DSP内部资源共享，又可以高速地通过LINK口实现点对点的通信。结合了上述两种方式的优势^[1-2]，本雷达信号处理机的硬件结构如图1所示。

2 LFM-PD算法的硬件映射

    本系统要处理的雷达信号为LFM脉冲串，每帧LFM脉冲串之前由帧同步标志，其中每帧数据中具有256个LFM脉冲，脉冲宽度为44 μs，脉冲重复间隔为295 μs，信号带宽为40 MHz，载频为120 MHz，帧周期为100 ms，如图2所示。

    系统由FPGA控制AD进行中频采样，由FPGA完成中频信号的数字下变频，经由数字下变频后的LFM信号变为基带信号，需要由3个ADSP-TS201S完成脉冲压缩、相参积累与CFAR操作。系统利用160 MHz时钟采样中频LFM信号，为了提高采集LFM信号的可靠性，系统在LFM脉冲44 μs的脉冲宽度的基础上，前后各预留了3 μs的采样裕量，因此，每个采样波门的长度设为50 μs，而经由数字下变频后，每帧数据的采集脉冲的实部数据与虚部数据各为4 000点，而每帧数据具有256个LFM脉冲串。经由上述分析，针对本系统LFM数据处理流程可细化如图3所示^[4-5]。

    由于雷达LFM脉冲串连续发射，因此系统必须能够实现对于LFM脉冲串的实时处理，对于本系统来说，必须在100 ms内完成所有的数据处理。在100 ms之内要在一片DSP中完成所有的数据处理几乎是不可能的。因此，本系统采用了流水线的工作模式，将3片ADSP-TS201S构成了一条处理流水线，分别将脉冲压缩、相参积累与CFAR映射到不同的DSP中进行流水线式的处理。这样做虽然会产生3帧数据的流水线延迟，但是好处是当流水线建立起来并充分流水时，系统可以在100 ms之内完成一帧数据的处理，实现实时处理的要求。

3 系统的流水线与处理流程

    为了实现实时处理，本系统利用3片ADSP-TS201S构建了一条处理流水线，由3片DSP分别进行脉冲压缩、相参积累与CFAR的处理过程。

    对于DSP1，该DSP完成脉冲压缩的过程，脉冲压缩以每个脉冲为最小处理单元，其处理主要包括4096点复数FFT、4096点复数乘法与4096点复数IFFT。其处理过程应在每个脉冲间隔之间完成，每个脉冲间隔仅为295 μs-44 μs=251 μs。

    DSP1中的处理流程为：首先由外部DMA收取一个脉冲的数据，然后执行脉冲压缩操作，将脉冲压缩的结果通过DMA发送到DSP2中进行相参积累。为了保证实时处理，同时考虑到进行DMA数据传输的同时不影响DSP的数据处理，因此在DSP1中建立一条软件流水线，开辟3片存储空间，进行乒乓访问操作。DSP1的操作由脉冲同步触发，在一个脉冲重复周期内，流水地接收第n+1个脉冲的数据，处理第n个脉冲的数据，发送第n-1个脉冲的数据。DSP1中的处理流水线如图4所示。

    如图4所示，由于FPGA是按脉冲开启采样波门，因此其由采样到传输给DSP1有一个脉冲重复周期的延迟，也就是说，在Pulse2时刻，DSP1才会接收Pulse1的数据。由于要构建软件流水线，因此DSP1内部要开辟Memory1、Memory2与Memory3 3片存储空间。由于DMA操作不影响DSP对于数据的处理，因此当流水线完全建立起来后，DSP对于3片不同的存储空间分别进行接收第n+1个脉冲的数据、处理第n个脉冲的数据与发送第n-1个脉冲的脉压结果。即当PulseN的时刻，可以得到PulseN-4的脉压结果，最终流水线延迟为4个脉冲重复周期。

    当FPGA完成一帧数据的采样，即通过外部中断与DSP1通信，告知DSP1该脉冲的脉冲计数（PulseCnt），而DSP1根据PulseCnt来区分不同的操作。而为了实现流水线处理，DSP1在内部分别开辟3片Memory存储空间，根据不同的Memory指针来区分。当PulseCnt为1时，此时FPGA采样1st Pulse的数据，因此DSP1并不从FPGA收取数据；当PulseCnt为2时，此时1st Pulse数据采样完成，DSP1配置DMA，从FPGA收取1st Pulse的数据；当PulseCnt为3时，DSP1配置DMA，从FPGA收取2nd Pulse的数据，而在收取数据的同时，DSP1处理1st Pulse的数据，进行脉冲压缩处理；当PulseCnt为4～257时，DSP1配置DMA，从FPGA收取N-1 Pulse的数据，然后配置另外一路DMA，向DSP2发送N-3 Pulse的脉冲压缩结果。而在收取数据与发送处理结果的同时，DSP1处理N-2 Pulse的数据，进行脉冲压缩处理；当PulseCnt为258时，DSP1配置DMA向DSP2发送255th Pulse的脉压结果，并处理256th Pulse的数据；当PulseCnt为259时，DSP1配置DMA向DSP2发送256th Pulse的脉压结果。此时PulseCnt将清0，本帧的数据处理结束。

    系统中DSP2完成LFM脉冲串的相参积累处理，其包括加汉明窗操作与FFT操作。与DSP1不同的是，DSP2的处理最小粒度为每帧雷达数据，也就是说，DSP2接收到一整帧数据后才进行数据处理。因此DSP2的流水线深度可设计为两级，当DSP1将每帧的脉压结果传输给DSP2的过程中，DSP2可以处理DSP1传来的上一帧的雷达数据。由于数据量巨大，因此需要在SDRAM中开辟2片存储空间以实现乒乓操作，建立流水线深度为两级的软件流水线。DSP2处理流水线如图5所示。

    DSP2中的数据处理是由帧同步触发的。当来自FPGA的帧同步信号到达后，DSP开始当前帧的数据处理。由于SDRAM中存储的脉冲压缩结果是按方位向存储的，而DSP2需要按距离门处理数据，因此采用二维DMA的方式从SDRAM中跳跃式地按列读取数据。读取数据完成后，进行加汉明窗，并作256点FFT，随后将每个距离门的数据通过DMA传输给DSP3。在数据处理的过程中，DSP2始终响应来自于DSP1的DMA中断，来收取下一帧要处理的脉压结果。当DSP2接收下一帧数据和处理当前帧数据时均需要占用SDRAM的总线，会引起相应的总线冲突，此处交由DSP系统仲裁即可。

    DSP3主要完成CFAR过程，由于相参积累后的数据仍为复数，因此在做CFAR之前应该将所有数据求模。DSP3的系统流水线与DSP2类似，均设计为接收下一帧数据，如图5所示。其通过Link口接收DSP2传来的数据，此处与DSP1至DSP2的数据传输十分类似，也是启动DMA，将接收到的数据存储到SDRAM的两片不同的存储空间中。

    DSP3的处理同样是由帧同步触发的。当帧同步到达时，系统从SDRAM中读取两个距离门的数据，由于来自于DSP2的数据已经按距离门排列，因此此处不需要跳跃地读取数据，只需要普通的DMA操作即可。DSP3每次处理两个距离门的数据，分别做求模操作与CFAR操作。在执行数据处理的过程中，DSP3一直响应来自DSP2的Link口接收中断，一旦有数据从DSP2的Link口发送过来，DSP3配置DMA按距离门接收DSP2的数据，并将之存储到SDRAM中。此处与DSP2一样，在数据传输与数据处理的过程中，会产生SDRAM的总线的竞争，此处也交由DSP3系统仲裁。

4 LFM信号处理结果

    系统处理的LFM脉冲串信号由雷达信号模拟器产生，本系统根据帧同步生成采样波门信号来采集LFM脉冲串数据，分别在3片ADSP-TS201S中完成脉冲压缩、相参积累与CFAR过程，在DSP中查看脉冲压缩结果如图6所示。

    系统完成相参积累后将数据存储到SDRAM中，利用Visual DSP++将SDRAM中的相参积累结果导出如图7。

    相参积累后的距离向处理结果如图8。

    系统各环节处理性能如表1所示，可以看出系统可以在规定的时间内完成脉冲压缩、相参积累与CFAR等操作，系统处理实时性满足要求。

5 结论

    本文设计了一基于3片ADSP-TS201的雷达实时处理系统。系统主要由1片ADC、1片FPGA与3片ADSP-TS201S构成。系统将脉冲压缩、相参积累与恒虚警检测等操作以流水线的形式分别映射到3片DSP中，并详细论述了每个处理器的详细处理流程与处理器间的通信体制。为了提高系统的处理效率，系统针对雷达处理算法作了详尽的指令集优化。经由测试，本系统能够很好地完成对于LFM脉冲信号的实时处理。

参考文献

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[5] 刘郁林，景晓军，黎湘，等.毫米波/红外复合制导高速并行处理系统研究[J].现代雷达，1999(6)：60-64.

作者信息：

姚  旺，金红新，赵鹏飞，丛彦超，王  雪

(中国运载火箭技术研究院，北京100076）