0 引言

    随着半导体工艺的进步，时间数字转换器(Time-to-Digital Converter, TDC)本身功耗面积工艺延展性方面的优势使其越来越多地应用于数字友好型模拟和混合信号电路当中，如时间域ADC、全数字锁相环(ADPLL)，其设计关键在于拥有高分辨率、良好的线性度、宽动态范围和大的信号带宽。目前普遍实现的TDC可以大致分为奈奎斯特率(Nyquist-rate)型和过采样(Oversampled)型，与ADC类似，前者适用于高采样率情形而后者通常具备宽的动态范围和较高的分辨率。对于Oversampled TDC即ΔΣ TDC按照噪声整形阶数可以被分为一阶和高阶噪声整形TDC。前者主要包括基于门控环形振荡器型(Gated-ring Oscillator based，GRO-based)TDC^[1]和基于转换环形振荡器型(Switched-Ring Oscillator based，SRO-based)TDC^[2]，但这两种结构被限制在一阶噪声整形，为了获得高分辨率和宽带宽需要很高的过采样比(oversampling ratio，OSR)。而高阶噪声整形的TDC可以避免这一要求。

    近两年来，时间域信号处理电路如时间放大器、时间差加法器以及时间差寄存器等电路结构^[3-5]的涌现为实现高阶ΔΣ TDC提供了很高的灵活性。

    基于以上分析，本文提出了一种基于GRO-based TDC并利用时间累加器来实现二阶噪声整形的ΔΣ TDC，该结构的最大特点是不仅对量化噪声进行了二阶整形，还能对GRO-based TDC的转移误差(gating skew)和GRO本身的相位噪声分别进行一阶和二阶整形，使得输出频谱低频部分噪声水平不再由GRO的1/f噪声主导，而是由时间累加器中时间差加法器的误差决定。仿真表明所提出的TDC的有效分辨率可以达到2 ps，而且功耗较低。为了保证时间累加器不饱和，对TDC的输入时间差有诸多限制，使得其应用场景有限。

1 系统设计

    本文的设计基础是GRO-based TDC，其简化框图和时序图如图1所示，输入高电平时环形振荡器振荡，低电平时状态维持，可重置计数器在一个采样周期T_S内通过对某一相输出沿计数得到数字输出码D_OUT，输入脉冲由于其上升沿的周期性可作为时钟使用。GRO-based TDC本身具备一阶量化噪声整形特性，前一个采样周期剩余误差(即量化误差T_Q[n-1])自然地成为了下一个周期的初始时间T_QI[n]，容易得出T_QI[n]=T_GRO-T_Q[n-1]，其中T_GRO为GRO振荡周期，实际上，当对振荡器每一相输出都计数时，TDC的raw resolution将由T_GRO减小到一级延时单元的延时T_q。第n个周期TDC转换关系为式(1)：

    如果将GRO-based TDC两个连续的数字输出相减，即将T_OUT[n]-T_OUT[n-1]作为新的输出结果，关于量化噪声将呈现一个二阶整形效果如式(3)，然而这个数字输出D_desired[n]对应的是T_IN[n]-T_IN[n-1]而并非T_IN[n]的量化结果。

    上面的式子即意味着时间累加过程。因此可以通过在GRO-based TDC的输出端引入一阶差分同时输入时间间隔在量化之前进行时间域的累加，从而实现一个二阶量化噪声整形的TDC。

    基于以上分析，本文所提出的二阶ΔΣ TDC(此处的ΔΣ与传统意义不同)采用了如图2所示的结构，主要包括门控环形振荡器(GRO)及其输入信号处理电路(GRO Input Stage)和结果产生电路(Digital Phase Processor)，时间累加器(Time Accumulator，TA)和数字差分器(Digital Differentiator)。在此结构中输入时间间隔序列经过TA累加后送入GRO-based TDC，其输出结果再通过一个数字差分器以获得真实的量化结果。TA可以通过两个时间差加法器实现。

2 电路设计

2.1 时间域信号处理电路

    本文所采用的时间域信号处理电路的基础是如图3所示的门控延时缓冲(Gated Delay Buffer，GDB)单元，两个反相器通过一个负载电容C_mid串联，第一个门控反相器(Gated Inverter，GI)增加了两个输入控制信号HLD和AWK。当HLD上升沿到来时反相器被关断直到AWK上升沿的到来，代表输入时间差ΔT_IN的两个上升沿分别作用于IN和HLD端，当第一个上升沿作用于IN端时，中间节点电压V_mid开始放电直到第二个上升沿作用于HLD端，在V_mid维持状态时，一个触发信号作用于AWK使电容恢复放电，最终在输出端产生新的上升沿信号。

    在此基础上实现时间差加法器(Time-Difference Adder，TDA)的电路结构和工作原理如图3所示，两个输入时间间隔都被增加了固定时间偏移T_off以保证正的时间差^[4]，ΔT_IN1^*和ΔT_IN2^*，同时第二个操作数两个输入需要交叉连接，从而输出的时间差为T_OUT=(T_d-ΔT_IN2^*)-(T_d-ΔT_IN1^*)=(T_d-(-ΔT_IN2+T_off))-(T_d-(ΔT_IN1+T_off))=ΔT_IN1+ΔT_IN2。

    时间累加器可以通过两个时间差加法器来实现^[4]，如图3所示，每一个TDA的输出都接到另一个TDA的输入上，当同一个时间上升沿(零时间差)作为TDA2的一个输入时，TDA2实际上是作为一个单位增益的TDR在工作，在离散时间域中对应z^-1功能。通过分别将refb(ref的反相信号)和ref作为TDA₂和TDA₁的AWK信号，一系列输入时间差能够被累加起来。

    累加器容易饱和限制了这种结构的应用场景，加入了固定时间偏移的时间差ΔT_IN^*必须要处于(0，T_d)范围内，累加过程中的每一次结果都必须满足这个约束，因此如果持续输入一个正的时间差序列或者如果某一次输入时间差绝对值较大，累加器将会饱和。可以通过增加T_d(本文中设计为2.8 ns)来缓解这一限制，一个最直接的办法就是增加前面提到的负载电容C_mid。这种类型的TDC比较适合用于ADPLL频率锁定后的相位追踪阶段，ref信号和div信号之间的相位差时正时负且均值为零(带分频器结构II型ADPLL)。

2.2 门控环形振荡器

    本文采用了15级多路(Multi-path)环形振荡器结构，Multi-path结构有利于减少电荷泄漏和再分布导致的转移误差(Gating Skew)^[1]，可以保证较理想的一阶量化噪声整形效果，即转移误差导致的相位噪声减少(振荡结束时相位的随机性使转移误差在相位域呈现为白噪声底)，然而该结构在本文中并未呈现能够提高分辨率的特性，一般来讲读出电路中标准数字逻辑电路限定了最大振荡频率，振荡频率一定时，一个尽量高的分辨率意味着更大的级数，读出电路的复杂度和电路的功耗增加。虽然更多的级数更有利于减小转移误差的影响，但随之而来的电路器件和版图的失配带来的噪声削弱了这一优势^[6]，此外较低的分辨率允许使用更大尺寸的晶体管从而减小闪烁噪声，在一定的输入时间间隔内意味着更少次数的翻转进而减小功耗。

    延时单元采用了伪差分结构，如图4所示，主要是为了减小状态监测过程对于上升下降时间之间失配和对于缓冲器、DFF的转换阈值的敏感性^[7]，再加上相对较大的raw resolution，因此可以避免读出电路需要分组^[1]。单元输出节点增加的负载电容有利于振荡器在hold状态时节点电荷的保持。仿真表明GRO振荡频率为1.19 GHz，相位噪声为-101 dBc@1 MHz，可以推算出TDC的Raw Resolution约为28 ps。

2.3 读取电路

    本文设计的TDC的读取电路(Readout Circuits)框图如图5所示，灵敏放大器型触发器用于采样GRO的相位，异或门通过比较相邻采样相位来检测状态序列中“00”和“11”位置，再加上某一个相位采样值及其计数值(如图5中的φ₀和Cnt[7:0])通过适当的编码和一阶差分后可以得到TDC的量化结果^[2]。施密特触发器有效避免了重复计数的错误^[6]，同时相对于文献[1]中的de-glitch电路工作速度更快，其输出结果通过锁存器后给到一个8位的计数器，锁存器使能时间应长于GRO使得要计数的翻转沿能够及时抵达计数器。对于计数和相位检测可能出现的非一致性^[1]已在数字逻辑中加入了校正。

3 仿真结果与分析

    50 MHz相位调制信号被用来评估所提出的TDC的动态特性，输入为固定时间偏移1.4 ns加上由300 kHz正弦波调制得到的峰值15 ps的时变小信号时间差，这个时间差在仿真中由电压-时间转换电路(Voltage-to-Time Converter，VTC)得到，整体的仿真环境如图6所示。VTC电压时间转换增益约为50 ps/100 mV，当300 kHz，15 mV峰值且互为反相的两个电压信号加上600 mV的直流偏置电压给到图中两个VTC的电压控制端时，输出得到峰值15 ps的时变小信号时间差。由于VTC输入电压变化范围较小，其非线性可以忽略。

    图7给出了时间累加器部分输出结果，可以看出时间差加法器的非理想特性引入的误差在累加过程中被放大。波形的峰值约为400 ps，与理论计算(fs/(2πf_in)×15 ps)得到的397.8 ps基本保持一致。

    图8呈现了Virtuoso AMS环境下仿真的结果在MATLAB中进行处理所得到的功率谱密度(Power Spectral Density，PSD)，处理方式为16 384点FFT，加hanning窗，1 M带宽内信噪比为36.7 dB。为了提高仿真效率，读取电路中的译码电路用Verilog代码代替，其余部分均为晶体管级电路。作为对比，图9给出了GRO-based TDC的输出功率谱密度，1 M带宽内信噪比为29.7 dB，可以发现二阶量化噪声整形相对于一阶显著提高了TDC的性能。

    结果表明本文所提出的ΔΣ TDC基本实现了二阶量化噪声整形效果，1 M带宽内噪声底约为-82 dBps²/Hz（图8中横线），等效到50 Ms/s Nyquist型TDC的分辨率约为2 ps，因此本文设计的TDC有效分辨率在1 M带宽内可以达到2 ps。通常GRO-based TDC低频PSD由VCO的1/f闪烁噪声主导，会在低频段呈现-10 dB/decade的变化趋势，如图9所示。而本文的结构突破了该限制，GRO-based TDC的物理噪声如VCO本身的相位噪声和非物理噪声如转移误差分别被二阶和一阶整形，时间差加法器的误差在时间累加器中也会逐渐积累，所以只有该误差才会不经整形地传递到输出端。两个TDA的误差近似白噪声，所以输出频谱低频部分平坦，图8中横线对应的均方根抖动(rms jitter)为577 ps_rms。因此，减小的TDA的误差对于改善TDC的性能具有重要意义，精心设计的TDA能够进一步提高信噪比。

    电路整体功耗取决于输入时间间隔，进一步仿真表明在测量间隔1 ns时功耗约为1.19 mW。

4 结论

    本文设计了一种具备二阶量化噪声整形功能的ΔΣ TDC，兼具高分辨率和宽带宽特点。这种结构实现高阶量化噪声整形的方式避免了单环结构潜在的稳定性问题和MASH结构中的失配问题，而仅仅需要增加的时间累加器是时间域电路，这一点符合深亚微米CMOS工艺下用时间精度换取信号幅度的趋势，这些电路高度数字化，主要由逻辑门电路构成，将极大程度地受益于数字电路可迁移性强等特点。该结构的缺点是输入动态范围小，适用于ADPLL的相位追踪阶段。仿真表明本文所设计的ΔΣ TDC在1 M带宽内能够取得2 ps的有效分辨率。

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作者信息：

赵  磊1，2，张  锋1

（1.中国科学院 微电子研究所，北京100029；2.中国科学院大学，北京100049）