基于Verilog HDL的异步FIFO设计与实现AET-电子技术应用-最丰富的电子设计资源平台

基于Verilog HDL的异步FIFO设计与实现
所属分类：解决方案
上传者：aet
文档大小：2077 K

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文档介绍：异步FIFO是一种不同时钟域之间传递数据的常用方法。本文提出一种新颖的异步FIFO设计方案。此方案避免了使用大量的同步寄存器，减小了芯片面积并且提高了工作频率。DC综合的结果表明，用此方法设计的FIFO性能有了显著提高。
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