日前由JVD公司开发的热测试芯片(Thermal Test Chip；TTC)，已可提供芯片设计与封装人员进行各种情境模拟，预先了解产品散热效果，减少厂商决定量产后可能造成的成本浪费风险。

      据Electronic Products and Technology网站报导，不管是特殊应用积体电路(ASIC)或特殊应用标准产品(ASSP)，其长期稳定度已成为外界关注焦点。因为装置效能要高，就可能出现高温问题，而一旦温度升高，将导致稳定度降低，散热问题就必须事先加以考量设法避免。

      日前JVD向美国热工程协会(Thermal Engineering Associates；TEA)提出的热测试芯片，可让系统设计师达到全模型、测试与修正原始设计，让半导体厂商在量产前就可掌握可能的热问题。

      TTC为模拟ASIC特殊矽晶粒(die)，用户透过模型可在晶粒上设计多个热来源。而温度感测器则可同时精准测量来自不同位置温度，一旦发现某处温度有问题，可再回到IC设计阶段进行修正。 

      TTC生产方法也与模拟ASIC相同。举例来说，个别晶胞(unit cell)大小为2.5mmx2.5mm，每颗晶胞含有2个金属薄膜电阻热来源与4处温度，其热来源占晶粒面积86%，也符合JEDEC51-4系列规范。TTC阵列后可分统一式发热与分散式发热，前者是指热来源在晶粒上以持续稳定方式供应。

      TTC也可采不对称设计，例如欲在13mmx8mm大小晶粒上进行热模拟，共可分成5x3或3x5晶胞阵列2种设计。其中3x5阵列拥有5列电阻器，每1列电阻值约为37.5Ω，5x3阵列则拥有10列3个电阻器，每列电阻值为22.5Ω。而分散式发热则大多运用在大型ASIC与ASSP上。

      TTC适用打线(wire bonding)或覆晶技术(Flip-Chip)芯片封装技术。传统打线技术会限制封装接脚(pinout)与周边基板阵列接触，而且晶圆采用遮罩方式，最大打线芯片尺寸则为40x40阵列。

      除了单芯片封装，TTC也适用客制堆叠晶粒设定与多芯片封装等技术，日前TEA更公布最新大小1mmx1mm、拥有1个单热电阻器与温度感测极的TTC单一晶胞。

      外界以TTC取得数据再计算出的功率密度，可让IC设计人员或封装工程师事先模型出实际效能，让设计人员精准掌握热来源并模拟其可能对系统的影响。 

      以2.54mmx2.54mm晶胞为例，其可拥有2个7.6ohm电阻，可处理6 Volt 1Amp电力，换算耗能12W，因此，其功率密度为186W/cm2，新1mmx1mm晶胞耗能3W，换算功率密度为300W/cm2。

      若要将晶胞阵列化，由于牵涉到预留切割空间，该数据多少会微幅缩减，但在锁定研究功耗应用上，其结果可让用户进一步模拟在高效能中央处理器(CPU)或ASIC芯片，以及高效能与高频SiC与GaN材料电晶体上，多热点的功率密度程度。