随着人工智能（AI）、高性能计算（HPC）以及大规模数据中心架构对计算能力的渴求达到前所未有的高度，半导体产业正加速向“小芯片”（Chiplet）设计转型。

EDA大厂Cadence近日正式宣布，其第三代通用小芯片互连（Universal Chiplet Interconnect Express, UCIe）IP 解决方案已成功于台积电的N3P 先进制程技术上完成投片（Tapeout）。这项里程碑不仅标志着每通道速度达到业界领先的64 Gbps，更为下一波AI 创新奠定了坚实的硬件基础。

因应3nm挑战：优化PPA与性能平衡

Cadence表示，当半导体制程演进至3nm及更先进节点时，系统单芯片（SoC）设计人员面临着极其严苛的挑战。包括如何在确保高速且可靠的“芯片对芯片”（Die-to-Die）通讯之余，同时平衡功耗、效能与面积（PPA）。

对此，Cadence 的UCIe IP 解决方案正是为了正面回应这些挑战而设计。该方案完全符合UCIe 规范，并充分利用了台积电N3P 制程的创新技术。透过这种结合，该解决方案展现了卓越的功耗效率，使客户能够在不牺牲效能的前提下，达成极具挑战性的能源预算目标。在复杂的多芯片系统中，这种高效能与低功耗的结合是确保系统长期稳定运作的关键。

技术深度的跃进：64 Gbps 频宽与超高密度

Cadence指出，此次投片的第三代解决方案在互连技术上实现了重大进步。支持每通道高达64 Gbps 的传输速率，让设计人员能够实现超高频宽密度，进而解锁可扩展小晶片架构的新可能。

Cadence强调，该解决方案在不同封装模式下均表现出惊人的性能：

• 在标准封装（Standard Package）中，频宽密度达到3.6 Tbps/mm。
• 在先进封装（Advanced Package）中，频宽密度更是飙升至21.08 Tbps/mm。

这种针对AI 和HPC 应用优化的架构，整合了同类产品中最佳的PPA 指标，为AI 加速器、网路设备及先进资料中心系统提供了强大的支援。

高度灵活的整合与多协议支持

为了缩短客户的产品上市时间并降低整合门槛，Cadence 的UCIe IP 提供了极高的灵活性。它能与多种主流介面协定无缝衔接，包括AXI、CXS.B、CHI-C2C、PCIe 以及CXL.io。这种多协议的支持，结合高速物理层（PHY）的完整IP 子系统，使得该方案能迅速整合至各类平台中。此外，该架构设计强调跨供应商小芯片生态系统的互操作性（Interoperability），确保在异构多芯片环境中依然能稳定运作。

其中，在硬件层面，Cadence 导入了先进的错误修正（ECC）、通道边际测试（Lane Margining）以及诊断功能，以确保在苛刻的运算环境下维持高度可靠性。值得注意的是，该方案具备自我校准（Self-calibrating）能力与基于硬件的启动机制（Hardware-based bring-up）。这项技术突破消出了对韧体干预的需求，不仅能达到快速的系统初始化，更简化了整体设定流程。搭配整合了锁相环（PLL）的精简时钟方案，该系统在面对电压与温度波动时展现出强大的韧性，让设计师能将精力集中于核心逻辑开发。

深耕与布局：从2018 到2024 的演进

事实上，Cadence 在芯片对芯片互联接口领域的领先地位并非偶然。 Cadence硅解决方案事业部行销副总裁Arif Khan 指出，公司早在2018 年便完成了首次芯片对芯片接口IP的投片。而随着产业趋势转向，Cadence 于2022 年开始转向UCIe 标准，并在过去两年中广泛展示了其第一代与第二代UCIe 解决方案的硅验证成果。

Arif Khan 表示，鉴于AI 与HPC 应用对吞吐量和效率近乎无止境的需求，我们非常自豪能推出达成64G 速度的第三代UCIe IP。通过与长期合作伙伴台积电的协作，我们正为共同客户提供高品质且高效的解决方案。

随着64 Gbps UCIe IP 的成功投片，半导体产业朝着“即插即用”的小芯片生态系又迈进了一大步。这种技术不仅解决了单一大型芯片（Monolithic SoC）在制造良率与面积上的限制，更通过异构整合，让不同功能的信片能以最优路径进行沟通。这项由Cadence 与台积电共同推动的技术创新，无疑将成为未来几年AI服务器与超级电脑研发的核心驱动力。