英特尔于去年年底正式 确认 ，其第 4 代至强可扩展“Sapphire Rapids”处理器将采用封装 HBM 内存，但该公司从未展示过配备 HBM 的实际 CPU 或透露其 DRAM 配置。在本周早些时候由 IMAPS 主办的国际微电子研讨会上，该公司终于展示了带有 HBM 的处理器，并确认了其多芯片设计。

　　虽然英特尔 多次确认Sapphire Rapids 处理器将支持 HBM（大概是 HBM2E）和 DDR5 内存，并且无论有没有 主 DDR5 内存都可以使用 HBM ，但它从未展示过真正配备 HBM 的 CPU，直到本周。

　　事实证明，四个 Sapphire Rapids 小芯片中的每一个都有两个 HBM 内存堆栈，它们使用两个 1024 位接口（即 2048 位内存总线）。正式而言，JEDEC 的 HBM2E 规范最高数据传输速率为 3.2 GT/s，但去年 SK Hynix 开始批量生产额定运行速度为3.6 GT/s 的16GB 1024 引脚已知良好堆叠芯片 （KGSD）  。

　　如果英特尔选择使用此类 KGSD，HBM2E 内存将为 Sapphire Rapids CPU 提供高达 3.68 TB/s 的峰值内存带宽（或每个芯片 921.6 GB/s），但仅适用于 128GB 的内存。相比之下，SPR 的 8 个 DDR5-4800 内存通道支持每个通道一个模块并提供 307.2 GB/s 的内存，使用三星最近发布的512GB DDR5 RDIMM 模块可支持至少 4TB 内存 。

　　还值得注意的是配备 HBM 的 Sapphire Rapids 采用大型 BGA 外形，并将直接焊接到主板上。这并不特别令人惊讶，因为英特尔的 LGA4677 外形尺寸非常窄，而且 CPU 的封装上没有足够的空间用于 HBM 堆栈。

　　此外，需要像 HBM 这样的非常高性能的内存子系统的处理器往往具有以高时钟工作的内核负载和非常高的 TDP。请记住，HBM 堆栈也很耗电，因此开发一个适合HBM 的插座可能并不容易。因此，看起来配备 HBM 的 SPR 只会提供给特定的客户（就像英特尔的 Xeon Scalable 9200 CPU，最多 56 个内核）并且主要针对超级计算机。

　　另一件需要注意的事情是图像上 SPR 小芯片的形状是矩形而不是 方形 （如 LGA4677 封装的 Sapphire Rapids 早期图像）。该图片的作者说，它来自一张英特尔图表，“由英特尔员工提供并标记为 SPR，并在口头上注明为 Sapphire Rapids”。也就是说，看起来支持 HBM 的 Sapphire Rapids CPU 可能具有与常规 SPR 处理器不同的小芯片配置（归根结底，常规至强可扩展 CPU 不需要占用芯片空间的 HBM 接口）。

　　英特尔的 Sapphire Rapids 处理器将采用一系列新技术，包括 PCIe Gen 5 支持以及用于顶部加速器的 CXL 1.1 协议、支持 DDR5 和 HBM 的混合内存子系统、英特尔的高级矩阵扩展 （AMX） 以及设计的 AVX512_BF16 和 AVX512_VP2INTERSECT 指令用于数据中心和超级计算机工作负载，以及英特尔的数据流加速器 （DSA） 技术。

　　今年早些时候，我们了解到英特尔的 Sapphire Rapids 使用 多芯片封装 ，芯片之间具有 EMIB 互连，这与其前辈的单片不同。虽然内核数量取决于产量和功率（一些报告表明 SPR 将具有多达 56 个活动内核，但实际小芯片可能携带多达 80 个内核），但很明显第 4 代 Xeon Scalable 将率先使用英特尔最新的封装技术和设计范例。