我国科学家造出可编程三维光子神经网络

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基于FPGA的PCM30／32路系统信号同步数字复接设计

摘要：在现代数字通信系统中，为了扩大信道的传输容量提高信号传输效率，常采用数字复接的技术。在分析了PCM30／32路系统基群信号帧结构的基础上，以EDA综合仿真设计软件QuartusⅡ8．0为开发平台，利用VerilogHDL硬

发表于：2011/8/8

FC-AL系统中FPGA的弹性缓存设计

一个简化的异步数据通信系统如图1所示。接收机端从接收到的来自串行链路的比特流中提取时钟信号Clk1，作为其工作时钟源；而发送机端采用本地晶振和锁相环产生的时钟Clk2，作为其工作时钟源。接收机在时钟Clk1的上升沿把数据写入弹性缓存，发送机在时钟Clk2的上升沿从弹性缓存中读出数据，从而实现数据的同步。

发表于：2011/8/8

基于DSP和FPGA的调幅广播信号监测系统

　本文介绍了一种基于DSP的调幅广播信号监测系统，采用了数字信号处理的方法，与模拟监测技术相比处理更加灵活、测量精度更高、并且大大提高了系统的可靠性。本系统已成功应用于实践，经过实践检查，载波频率测量精度达到1Hz，调幅度测量精度达到3%，测量效果满足实际需要。

发表于：2011/8/8

LTE中卷积码的译码器设计与FPGA实现

本文设计的译码器，利用Tail-biting卷积码的循环特性，采用固定延迟的算法与维特比算法结合，使其硬件实现更简单，采用并行结构以及简单的回溯存储器方法，显著提高译码器速度。在设计各个子模块时，优化了硬件结构，减少占用资源和降低功耗，使其整体性能更优。 本文设计的译码器在FPGA上实现和验证，能达到135．78 MHz时钟，该译码器达到了LTE系统所要求的122．88 MHz时钟要求，达到了LTE系统所要求的整体性能，并已应用到ASIC芯片设计中。

发表于：2011/8/8

中芯国际新CEO落定邱慈云：控制权争夺告一段落

8月5日，记者从中芯国际内部得知，华虹NEC现任CEO邱慈云将接替王宁国出任中芯国际首席执行官兼执行董事。

发表于：2011/8/8

台积电28纳米工艺量产受终端市场不振影响

超威(AMD)、辉达(NVIDIA)、高通(Qualcomm)新一世代28纳米芯片已于第2季完成设计定案(tape-out)，并开始与台积电讨论下半年的投片计划。 其中超威Southern Islands系列绘图芯片将于第3季末量产，辉达Kepler系列绘图芯片则会在第4季下旬量产，至于高通28纳米ARM架构应用处理器Krait也将于9月后开始投片。

发表于：2011/8/8

基于视频解码芯片与CPLD的实时图像采集系统的设计

本文设计了一套基于视频解码芯片SAA7114H与CPLD的实时图像采集系统,其硬件结构简单,系统稳定,完全满足基于DSP的活动目标跟踪系统的需要,具有很强的实用性,稍加改动即可用于其他场合,如监控系统等。

发表于：2011/8/6

FPGA与USB技术在纺织品数字印刷机系统中的应用

介绍了纺织品数字印刷机的设计概况以及USB控制器CY7C68013A的特性，阐述了通过Verilog HDL语言设计FPGA对 USB 控制器的访问控制操作、USB控制器固件程序设计、USB驱动程序设计及PC端的应用程序设计。测试结果表明， FPGA通过USB接口实现了高速可靠的数据传输。

发表于：2011/8/5

基于CPLD的位同步时钟提取电路设计

本位同步时钟提取方案已在CPLD器件上进行了仿真实现，通过以上的分析可知，本位同步时钟的提取方案具有结构简单、节省硬件资源、同步建立时间短等优点，在输入信号有一次跳变后，系统出现连“1”连“0”，或信号中断时，此系统仍然能够输出位同步时钟脉冲，此后，只要输入信号恢复并产生新的跳变沿，系统仍可以调整此位同步时钟脉冲输出而重新同步，此系统中输入的时钟信号频率相对码元速率越高，同步时钟的位置就越精确，而当输入码元速率改变时，只要改变本系统中的N值系统就可重新正常工作。

发表于：2011/8/5

CDMA 2000系统中前向链路卷积编码器的FPGA实现

FPGA是可编程逻辑器件，它的主要优点在于可以借助EDA工具通过软件编程对器件的硬件结构和工作方式进行重构，这就使得硬件设计具有软件设计的灵活性和便捷性。本设计采用VHDL语言并选用可编程逻辑器件在QuartusⅡ下来实现CDMA 2000系统中的前向链路卷积编码器。

发表于：2011/8/5