头条 ST宣布中国本地造STM32微控制器已开启交付 3 月 23 日消息，意法半导体（ST）今日宣布，中国本地制造的 STM32 通用微控制器现已开启交付。首批由华虹宏力代工的意法半导体 STM32 晶圆产品已陆续发货给国内客户。这一里程碑标志着意法半导体全球供应链战略的重大进展。公司计划 2026 年将有更多 STM32 产品系列（包括高性能、安全及入门级的微控制器）实现本地量产。 最新资讯 基于CPLD的IRIG-B码对时方式在继电保护装置中的应用 时间的精确和统一是变电站自动化系统的最基本要求。只有电力系统中的各种自动化设备(如故障录波器、继电保护装置、RTU微机监控系统等)采用统一的时间基准，在发生事故时，才能根据故障录波数据，以及各开关、断路器动作的先后顺序和准确时间，对事故的原因、过程进行准确分析。统一精确的时间是保证电力系统安全运行，提高运行水平的一个重要措施。全球定位系统(GPS)的出现为实现这些需求提供了可能。 发表于：2011/7/27 在FPGA中置入可配置的32位处理器增加设计灵活度 嵌入式系统与桌面PC结构非常不同，但其底层技术发展却是一样的，而且遵循着类似发展趋势。当桌面PC转向64位架构来满足不断增长的存储器要求时，嵌入式系统也由于同样的原因快速转向32位处理器。桌面/服务器计算市场主要围绕x86架构，大多数创新和差异都在系统级，如双核、四核或多核架构、集成图像处理器单元和存储器控制器等等。同样，嵌入式系统则主要围绕简单的32位RISC处理器，多核架构、集成外设以及可配置处理等系统级进展，使得设计人员能够快速适应不断 发表于：2011/7/27 IC的22nm时代来临 450mm硅片大势所趋 每年七月在美国加州举行的Semicon West展览会是全球最大的半导体设备与材料展览会之一。由于展览会在七月举行，正好上半年已过，所以在会议期间许多高管会对产业的发展与前景发表看法。本文试图综合展览会与产业于上半年的进展加以概括，讨论一些业界特别关注的课题。 发表于：2011/7/27 基于FPGA的实时无损数据压缩系统设计 在工业生产和科研中，通常要对信号进行长时间高速采样，会产生大量采样数据。在一些特殊环境下，受体积和功耗的限制，不能添加过多存储器，需要引入数据压缩技术来解决。软件压缩算法的运算量较大，需要很高的CPU运算速度和数据缓存空间，所以软件压缩一般应用在对时间要求不高的非实时压缩场合。而对运行速度有特殊要求的情况下，对数据的实时压缩一般都要用硬件实现。有损压缩之后数据进行重构，与原来的数据有所不同。多数数据采集系统因被测对象的不确定性，需要采用无损数据压缩。由于LZW无损压缩算法具有自适应特性，在对信号统计特性不明确的情况下仍然有较好的压缩效果。结合FPGA的高集成度、低功耗、灵活性及并行运算的特性，该设计用FPGA硬件实现LZW算法，以提高系统的实时压缩能力。 发表于：2011/7/27 基于FPGA实现CPCI数据通信 以PCI9054为核心介绍了CPCI板卡与嵌入式CPU板卡之间高速数据通信系统接口的软硬件设计。PCI9054因其灵活和方便的接口功能，使操作者只需关心LOCAL BUS接口电路的时序设计，并且利用其传输速率高的特性，可以帮助一些对实时性要求较高的系统解决其传输数据的问题。 发表于：2011/7/26 基于CoolRunner CPLD的MP3应用开发板的设计与实现 本文介绍了基于CoolRunner CPLD的MP3应用开发板的设计流程，验证了利用现有IP Core设计的可行性和高效性。在设计过程中，硬件（实验评估板）的设计和基于IP Core的算法设计可同步进行，避免了两者因异步带来的设计周期的延长。实践证明本文的设计思路和实现方法是一种灵活、快速、可靠地开发数字系统平台的设计方案。 发表于：2011/7/26 Altera在亚洲13个城市举办2011年度技术巡展 活动：Altera®公司今天宣布与代理商合作，将于2011年8月至11月在亚太地区13个城市举办免费的技术研讨会。研讨会将在以下国家举行：中国、韩国、马来西亚、台湾和印度。 发表于：2011/7/26 抗SEU存储器的设计的FPGA实现 本设计中的抗SEU存储器的设计可通过ACTEL的ProAsic系列A3P400 FPGA实现，并可使用与其配套的Liber08.5 EDA工具进行代码的编辑和原理图的绘制，并进行功能仿真与电路的综合。通过仿真可以看到，本设计可以达到预期的目的，它既可实现存储器的抗SEU设计，又可以满足对存储器使用灵活性的要求，而且具有功能完善、适应性强、电路简单等特点，非常适用于星载RAM的抗辐射电路设计。 发表于：2011/7/26 如何在赛灵思FPGA设计中保留可重复结果？ 就获得可重复结果而言，资源利用和频率要求都很高的设计是最大的挑战。它们也是可重复结果流程需求最高的设计。得到可重复结果的第一步是在 HDL设计阶段运用设计合理的实践。遵循出色的分层边界实践有助于保持逻辑整体性，而这在设计变更时有助于保持可重复结果。一条不错的规则就是把那些需要整体优化、实施和验证的逻辑放在同一层级。另外需要记录模块的输入和输出。这样就可以把时序路径保持在模块内部，从而避免模块改变时引起相互影响。最后，把所有需要放入更大 FPGA资源 （如 Block RAM 或 DSP）的逻辑全部设置在相同层级。 发表于：2011/7/26 JPEG2000中5／3离散小波多层变换FPGA实现研究 本文提出了一种快速、有效的JPEG 2000 5／3小波变换的VLSI设计结构，该结构将数据的奇偶分裂、边界延拓嵌入到地址产生单元对双端口RAM的操作中，不需要额外的计算单元，采用移位-相加操作代替卷积操作，通过Verilog编写RTL级代码并进行功能仿真，最后完成了在FPGA上的验证，最高时钟频率达到156 MHz，整体性能优越。 发表于：2011/7/26 <…371372373374375376377378379380…>
