| 基于智能层次化设计流程的RISC-V高性能CPU Core的后端实现 | |
| 所属分类：技术论文 | |
| 上传者：wwei | |
| 文档大小：1446 K | |
| 标签： RISC-V 智能层次化设计流程 自动化规划切分子模块 | |
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| 文档介绍：随着AI应用场景的多元化，市场的发展逐渐成熟，对于高算力处理器芯片的需求日趋紧迫，而千万门级的大规模CPU Core通常面临着设计周期长、高频实现难度大等痛点。为此，通过引入Cadence公司提出的新流程方法学——智能层次化设计流程（Smart Hierarchy Flow），从设计端和实现端都进行了相应的改进创新，将设计层次化切分，并行操作，相比于展平化设计流程（Flatten Flow）极大地缩短模块设计过程中软件的运行时间，且可实现自动化规划切分子模块（Auto Partition Generator）的功能。相比于传统层次化设计流程（Traditional Hierarchy Flow）又表现出高质量的接口时序约束和人力成本的节约，为加快芯片上市提供了强大的推动力。在基于RISC-V架构的CPU Core实现过程中，采用了全套Cadence 数字设计流程，包括利用Genus的Turbo3引擎在综合阶段进行物理优化；在布局布线中利用mix-placer引擎指导布局规划，采用最新的智能层次化设计流程结合自动化规划切分子模块方法学，应用第二代Giga place opt引擎（PODv2）高效提升性能，从而可以自动化进行快速迭代，最终在先进工艺制程下，实现了既定目标频率的高频CPU设计。 | |
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