低功耗IC设计技术
2008-12-12
作者：Anand Iyea
低功耗" title="低功耗">低功耗设计已经成为主流设计需求，在消费电子和无线设备方面非常盛行。由于让电池续航时间最大化是这些设备的重要卖点，因此设计师必须在芯片中加入功耗管理" title="功耗管理">功耗管理功能。最近，设计师开始注意到功耗对环境的影响，并且有意识地努力降低功耗" title="降低功耗">降低功耗以保护环境。因此，降低功耗已经成为纳米级SoC的一个重要课题。
低功耗设计" title="低功耗设计">低功耗设计的原则之一是要求在设计的初期考虑功耗问题。在典型的SoC设计中，80%的功耗在RTL确定之前就已经确定，当RTL就位后，设计师只能影响20%的功耗。传统的设计流程常常是通过各种碰运气的功耗降低技术来降低RTL之后的功耗。诸如功耗优化、门控时钟和多电压优化等技术都在此范围之内。而需要大幅度降低功耗的设计师则希望采用目标更明确的技术，在最终RTL确定之前降低功耗。低功耗架构选择、电源关断、多供应电压和动态电压及频率缩放（DVFS）等技术都在此范围内。图1显示了在不同设计阶段的SoC功耗降低情况。
使用目标明确的技术实现功耗降低会影响到其他设计参数，如面积和时序。更重要的是，它对设计方法学将会有重大影响。方法学的影响包括架构选择、验证、合成、测试以及实现阶段。图2显示了所造成的影响情况。这种方法学的挑战应该以两种方式解决：
(1)所用工具应该能够了解各种低功耗技术" title="低功耗技术">低功耗技术带来的影响，而且应该提供出色的自动操作。
(2)流程中各种工具必须可以方便地进行互操作。
Cadence已经在其完整的低功耗解决方案中解决了这些问题，而且在各种客户的设计中得到了证明。设计师使用Cadence解决方案所定义的流程时，通常可以获得生产效率的两倍提升，并且将功耗降低40%。此外，很多客户通过该流程成功实现了低功耗芯片设计。
功耗目标规格
由于设计师无法在其设计中保持功耗管理的目标，因此，早期的设计只能依靠EXCEL制表软件以及口头交代的方式以尽可能实现功耗目标，这导致了漫长的设计迭代以及频繁的芯片失败。Cadence发明了通用功耗格式（CPF）作为保持功耗目标规格的方式。自从其确立以来，已经为设计链中的众多企业所接受，而且已经成为业界标准。此外，CPF已经通过这些公司的众多产品的出带(tapeout)得到了证明。
CPF的实用性来自于其所支持的流程。它提供了一种可靠的媒介，用于各设计阶段之间的信息交换。正如前面所提到的，低功耗设计师所面临的互用性挑战通过CPF得到了解决。
架构设计与功耗探索
由于对降低芯片功耗的需要越来越迫切，设计师采用了多种技术。今天，设计师在其设计中会同时使用多种低功耗技术以及超过10个的电源域。在架构设计阶段，设计师有很多需要选择的内容。架构的选择可以实现低功耗，例如一个管线化、并行的加法器可能会提供比普通加法器更好的功耗值。在该阶段，设计师希望了解功耗与其他参数之间的权衡。因此，功耗探索就成为一个重要的设计阶段。Cadence低功耗解决方案提供了一种手段来分析总功耗以及探索在设计中使用的多种低功耗技术。Palladium仿真流程可以通过完整的基于软件的功耗剖析在极为初期的阶段精确估计动态功耗。设计师甚至可以使用该模拟环境探索多种功耗管理方案。探索阶段试图解答设计师的两个重要问题：(1)能否使用该低功耗技术实现功耗目标(功耗原型)；(2)能否在设计中的附加模块上使用功耗管理（功耗剖析）。图3是功耗探索阶段的一个实例。
低功耗验证
功耗管理验证的目标是解决以下重要问题：
(1)是否会因为功耗管理带来一些新的功能错误？
(2)低功耗技术在芯片中能否正确运作？
Cadence低功耗解决方案通过提供RTL级验证、签收级验证以及在各阶段之间的验证，全面解决功耗管理验证问题。首先是从功耗目标确认开始，针对该设计对CPF进行检查以实现一致性。大量声明会被自动生成，而这些声明又可以被用于检验设计。低功耗技术的仿真不仅消除了设计中的所有错误，而且将覆盖面拓展到了设计中的多种功耗模式。最后，签收验证可以确保芯片能够被出带。签收验证可以发现晶体管级的功耗问题，例如隐蔽漏泄。图4显示了全面低功耗验证的流程图。
低功耗设计的合成与测试
合成阶段是低功耗设计的一个重要阶段，其中的RTL实现为门级网表。在该阶段中，设计师会获得时序、面积和功耗的物理特征。由于在这些特征之间存在权衡，因此合成时必须了解这些因素，以便进行有效权衡。Cadence低功耗解决方案包括合成阶段，可以在提供给设计师最低功耗的同时满足时序和面积目标。此外，与市面上的其他合成工具不同，Cadence解决方案可以自上而下地解决该问题，也可以减少总运行时间。该合成引擎还可以掌握所有这些高级低功耗技术，并使其自动进行。它可以读取CPF以了解功耗目标，并且为设计生成电源域和其他信息。它可以自动插入电平转换器、隔离单元和状态保留寄存器。配合网表转换，它还提供了功耗分析能力，可以在多种功耗模式中分析功耗。
在合成的同时，另外一个重要方面是测试。测试工具必须是对功耗敏感的，因为在当今的设计中，多数功耗是在测试中被消耗的，因为同时有很大比例的网络切换。Cadence低功耗解决方案包含降低测试模式中功耗的技术。它采用智能的供给，可以大幅度降低切换率。测试工具也是功耗敏感型的，扫描链的插入可以确保扫描链被那些将要关断的模块隔离开。
低功耗的实现
低功耗技术的实现是芯片功耗管理的关键。首先，其实现应该按照电源域执行。一个电源域中的各组件不应被放到不同的电源域中。此外在执行时还要保证将电平转换器和隔离单元放置在正确的位置上。这些单元的连通性从信号和功耗角度两方面都是很重要的。Cadence低功耗解决方案可以让很多功能都自动执行，给设计师一个完美的低功耗实现流程。实现工具可以读取CPF，并了解设计师对SoC的功耗目标。其他功能(如时钟树综合和物理优化)都是对功耗敏感的，进一步为设计师减轻了负担。信号完整性和制造效应都与功耗一起考虑，这样就可以保证芯片结构的正确。执行工具还解决了可变性问题，它采用最好的方法进行预防，并使用精确的分析工具评估其影响。
使用实现工具内置的精确签收检查，设计师可以实现快速而无风险的出带。
总的来说，Cadence使用了一种完整的解决方案解决低功耗IC设计问题。如今，该流程与高级低功耗技术搭配已经被用于90多种SoC的设计。这是业界当前已被认可的一种重要的低功耗解决方案。它完全支持业界标准的通用功耗格式，有望成为设计师设计低功耗SoC的最佳选择。