基于锁相环技术的频率合成器的研究
2009-07-06
作者：李 鹏，于洪珍，徐小民，王
摘 要： 针对锁相环" title="锁相环" target="_blank">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" title="锁相环">锁相环" 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关键词： 锁相环；频率合成器；CPLD
锁相环(PLL)频率合成器广泛地应用于大规模数字集成电路，如视频图像处理系统、通讯系统和微处理器中的各种低抖动时钟都是由PLL频率合成器产生的[1]。
本文应用锁相环技术、频率合成技术、CPLD技术及相关的电路设计软件Protel99se和Altera公司的EDA开发软件MAXPLUSⅡ，设计了一种基于锁相环的频率合成器，其目的是要把它应用到教学的演示实验中，以方便学生操作和学习。
1 锁相环频率合成器的基本原理
频率合成器的基本原理是：利用综合或合成的手段，综合晶体振荡器频率稳定度、准确度高和可变频率振荡器改变频率方便的优点，克服晶振点频工作和可变频率振荡器频率稳定度、准确度不高的缺点，而形成的频率合成技术[2]。
一个典型的锁相频率合成器的原理框图如图1所示。
VCO是一种电压-频率变换装置，具有一个比例常数KVCO。环路滤波器是一个低通滤波器，常用离散元器件实现。本设计选用如图2所示的RC比例积分滤波器，它会把鉴相器输出的即使是非常微小的电压积累起来，形成一个相当大的VCO控制电压。通过改变R1、R2、C的值来改变锁相环的性能。环路滤波器对锁相频率合成器的性能有很大影响。该控制电压调整了VCO的输出相位，除以N后，等于比较频率的相位。因为相位是频率的积分，所以这个过程同样适用于频率，其输出频率为：
式中，Fo为输出频率，Fi为信号源输入频率，只有在PLL处于锁定状态下才成立，而在PLL重新调整到锁定状态的中间过程不成立。在实际应用中，R值是固定的，N值是可变的[3]。
在环路中加入N分频器之后，对VCO来说，它实际上就变成了倍频器。所以信号倍频的同时噪声也将增加，因此在设计锁相环时N值不能太大[4]。
2 频率合成器系统设计
本设计在Altera公司MAX+PLUSⅡ开发软件平台上，利用AHDL语言进行系统设计，结合MAX7000设计可变频锁相式频率合成器，并通过MAX+PLUSⅡ集成环境进行仿真、综合、验证。以锁相环集成芯片CD4046为核心设计的锁相式频率合成器系统框图如图3所示，选择了Altera公司MAX7000系列的EPM7128SLC84芯片以及DM74LS14、HD74LS00和6 MHz的有源晶振HS-SPXO等器件来实现系统的设计。
图3中由6 MHz有源晶振通过CPLD的控制进行分频，得到1 kHz的频率信号，作为CD4046的输入信号，VCO的输出信号经过可预置分频器后，两者在鉴相器中进行比较，所产生的信号经LP放大后，对VCO实现环路牵引，使环路达到锁定目的。CPLD控制可预置N的变化，当N变化时，输出信号频率响应跟着输入信号变化，同时CPLD也实现了键盘输入与数码显示的功能。
3 分频比控制的设计
3.1 CD4046部分电路设计
CD4046是一款集成锁相环芯片，是通用的CMOS锁相环集成电路，包含鉴相器、压控振荡器2部分，使用时需外接低通滤波器(图2)形成完整的锁相环。其内部设有1个6.2 V的齐纳稳压管，在需要时作为辅助电源。此芯片特点是：电源电压范围宽(3 V～18 V)、输入阻抗高(约100 MΩ)、动态功耗小，在中心频率f0为10 kHz下功耗仅为600 μW，属微功耗器件。
实际电路中加了2片芯片，分别为HD74LS00(“与非门”)和DM74LS14(“非门”)，用来滤波给波形去噪，以得到比较理想的输出波形。
3.2 CPLD部分电路设计
CPLD集成芯片EPM7128SLC84-15用于实现信号源的分频，可预置分频N的键盘输入及数码管的显示。实现频率合成器的键盘输入、数码管显示的程序流程图如图4所示，设计电路如图5所示。
图中数码管选用的是四连一的数码管。键盘使用的是矩阵键盘。在设计中，通过JATG接口把程序加装到CPLD芯片中，以控制锁相式频率合成器的输出频率。
4 系统测试
本设计的目的是用于教学演示，波形的好坏是最关心的问题。用示波器对频率合成器的波形进行检测得到的结果N分别为3、9、28、99的示波器组图，如图6所示，通过键盘输入改变N的值，从而实现可变分频。图6中，Fi是从鉴相器(PD)的输入端输入的信号(单位为kHz，见图3)；Fo是从压控振荡器(VCO)的输出端输出的信号(单位为kHz，见图3)。由图6可以看出，实验结果达到了预期的要求。
本设计不仅可用来做频率合成器，还可以根据需要作为频率源使用，因为其使用有源晶振，可以根据需要来选取、调换，仅使用CPLD的模块部分进行分频输出。该设计具有一定的灵活性，可以在此基础上进行功能扩展，可用NE560系列的芯片来代替低频器件CD4046实现频率范围的扩展，同时还可使用更高性能的FPGA器件来实现分频，以及结合跳频等技术来实现不同频率段的跳频等，以满足更高其他的需求和应用。
参考文献
[1] 张涛.显示控制CMOS锁相环频率合成器设计.半导体技术，2008，33(1)：1.
[2] 于洪珍.通信电子电路.北京：清华大学出版社，2005：229，234-235，241-242.
[3] 李晓庆.UHF锁相频率合成器设计及实现.大连：大连海事大学，2006：5-6.
[4] 邓芳明.高性能频率合成器中鉴相器和电荷泵的研究与设计.合肥：合肥工业大学，2005：7-8.
[5] 锁相环 CD4046原理及应用.http：//blog.sina.com.cn/u/437a2a7f01000cgh，2007-05-11.