随着电子技术的发展，当前先进的数字通信设备系统对高速度、高分辨率ADC的需求不断增加[1]。数字通信协议也在快速发展，这些通信协议所需要模/数转换器的性能指标是不一样的[2]，所以多种不同的协议标准的共存无法避免。为实现不同通信标准的融合，一个重要的发展趋势是通信系统将能提供多种服务的集成，即对不同通信协议标准的兼容。在实现功能多样化的同时，尽可能减小功耗和成本，最大限度地利用现有的软硬件资源。

    针对上述情况，本文设计了一个14 bit、100 MS/s的流水线ADC，并且根据ADC系统逐级缩减的设计原则，设计了可重构配置电路，能通过关断子级电路控制流水线ADC在8 bit、10 bit、12 bit、14 bit的不同模式下工作，以适应不同的应用领域，更有效地减小功耗。
1 流水线ADC系统设计
    现在的流水线ADC大多采用带冗余位结构，1.5 bit/级和2.5 bit/级结构都被广泛采用。根据参考文献[3]提出的分析方法，考虑流水线ADC的可重构特性，并从优化整体功耗和性能的角度出发，选定了2.5 bit/级的ADC结构，末级采用2 bit的Flash ADC，系统结构如图1所示。

    如图所示， ADC系统主要包括一个可重构控制器、前置采样/保持电路、3级可控的2.5 bit/级的流水线子级模块、冗余位数字校正和延时对齐电路。可重构控制器根据系统控制信号CON产生不同的状态信号控制关断子级电路，改变ADC的工作模式，可以实现分辨率位数分别为8 bit、10 bit、12 bit、14 bit的动态可变。各相应未参与贡献分辨率的流水线级可进行关断不工作，以节省功耗。另外，考虑电容失配的影响，根据参考文献[4]中的介绍，首级采样电容匹配精度的下限值要求为：
    
2.2 运算放大器
    根据设计要求，本文采用了全差分增益增强型折叠式共源共栅运算放大器[7]，如图4所示。
    增益提高的原理：通过负反馈环路来决定M2管子漏电压的大小，负反馈驱动直到M2和M1之间电平与

   
    整个可重构流水线ADC的工作原理为：系统将重构控制信号CON送给可重构控制器，控制器内部的译码器对可重构控制信号进行译码，而译码器的输出D3、D2、D1、D0决定了可重构ADC的工作模式。D3、D2、D1、D0共有0001、0010、0100、1000 4种状态，通过逻辑状态配置来控制Vin(前置采样/保持的输出)的输出路径C7、C5、C3、C1，分别对应控制ADC不同工作模式8 bit、10 bit、12 bit、14 bit，并且，通过信号C2、C4、C6把没有用到的流水线前端子级关断，以节省功耗。
3 系统性能仿真
    本文用Matlab的Simulink仿真工具对整体ADC电路进行系统级仿真[8]。在仿真中，充分考虑流水线ADC的各个非理想效应，流水线ADC的输入是频率为10 MHz的正弦信号，采样频率为100 MHz，采样点数为4 096。为了更好地分析流水线ADC的整体性能，根据系统缩减方案，在仿真中设定级电路电容失配依次为0.03%、0.04%、0.06%、0.08%、0.12%、0.18%，级间增益误差和比较器失调误差都设为0.5%。其不同工作模式下的仿真如图7所示。

    由结果可知，对于较低分辨率下的模式(如8 bit和10 bit时)，流水线ADC的仿真性能能很好地达到要求。但对于较高分辨率(如对于14 bit模式)，有效位数ENOB在12 bit标准(有效位数ENOB是在ADC器件信噪比基础上计算出来的，其反应了信噪比的好坏)。而对于越高分辨的ADC，系统的影响因素(如失调、失配影响)会越来越严重。总之，仿真数据说明本设计的可重构流水线ADC基本满足设计指标。
    利用Cadence中计算器里的AVERAGE对电源处的电流波形进行计算，最终可以得到各模块的功耗。对各模式下的功耗比例进行计算，可以得到表3所示结果。

    本文设计的改进型可重构ADC在低精度工作模式下的功耗相比精度固定的ADC能降低约50%。总体来看，根据不同的条件进行不同的重构配置，在不同模式下的功耗降低非常明显。
    本文对可重构流水线ADC结构电路进行了设计，采用高速前置采样/保持电路、宽带高增益折叠式共源共栅运算放大器、可重构控制器等关键电路，在性能上均有明显增强。并仿真验证了该ADC在各种工作模式下都可以达到良好的性能，满足多标准数字通信终端的多模式工作的应用要求。下一步还需对速度可重构进行研究，以更有效地进行重构降低功耗。
参考文献
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[2] VINEENT Q，PHILIPPE D，ALEXANDRE B，et al.A lowpower 22-bit incremental ADC[J].IEEE J.Solid-State Circuits，2006，41(7)：1562-1571.
[3] CHIU Y，GRAY P R，NIKOLIC B.A 14-b 12-MS/s CMOS Pipeline ADC with over 100-dB SFDR[J].IEEE J. Solid-State Circuits，2004，39(12)：2139-2151 .
[4] QUINN P J.Design and optimization of multi-bit front-end  stage and scaled back-end stages of pipeline ADCs[C]. ISCAS 2005，3：1964-1967.
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[8] 李萌，张润曦，陈磊，等.基于Matlab的新型PipelineADC的建模与仿真[J].电子器件，2008，31(3)：834-837.