图 10.54 中的瞬态稳定性测试结果同时与 Aol 曲线上的 1/b值和环路增益曲线一致，因此，证明了只采用 FB#1 构建参考缓冲电路，将导致电路运行的不稳定性。
图 10.54 FB#1 瞬态稳定性测试：CMOS RRO
现在，我们必须弄清楚如何合成一种解决方案，以保证设置电容性负载参考缓冲电路的稳定性。此时，我们进一步了解如图 10.55 所示的 Aol 曲线和 FB#1 1/b曲线。如果我们添加图10.55 所示的 FB#2 1/b曲线，我们就会看到一条最终的1/b曲线，这样，根据fcl 处的接近速率在历史上的稳定性经验，可以推断电路的运行也将是稳定的。
另外，我们将促使 fpc 低于 1/b曲线中的fzx 一个 decade，以确保当频率低于 fcl 时，相位裕度优于45度。上述工作通过调整 1/b FB#2 的高频部分，使其比 FB#1 低频 1/b高出+10dB。接着，设置 fza，使其至少低于 fpc 一个 decade，以确保当实际应用中进行参数变化时，
能够避免 BIG NOT。通过观察，我们发现，最终的1/b曲线是在FB#1 1/b曲线和 FB#2 1/b曲线中选择最小数值的1/b通道而形成的。
务必请记住，在双反馈通道中，从运算放大器输出端至负极输入端的最大电压反馈将主导着整个反馈电路。最大的反馈电压意味着b值最大或者是1/b值最小。
最后，在 FB#2 取得支配地位之前，预计 Vout/Vin 的传输函数将随着 FB#1 的变化而变化。此时，Vout/Vin 将会衰减至 –20dB/decade，直至 FB#2 与 Aol 曲线相交，然后，将随着 Aol 曲线下降。
图 10.55 FB#2 图解分析：CMOS RRO
如图 10.56 所示，里面有一些主要的假设。我们将这些假设运用于几乎所有的具有双通道反馈的 RISO 电路中。首先，我们假设 CL>10* CF，这也就是说，在高频率时，CL 早在 CF 短路之前就短路。因此，我们将短路 CL 以排除 FB#1，从而便于单独分析 FB#2。另外，我们假设 RF>10*Riso，这意味着作为 Riso 的负载，该 RF 几乎完全失效。从图 10.56 和图 10.57 中具体的公式推导，我们可以看出，当 zero, fza = 19.41Hz（由 RF 和 CF 产生）时，FB#2 在原点拥有一个极点。由于在高频时，CF 和 CL 同时处于短路状态，所以 FB#2 高频 1/b部分即为 Ro+Riso 与 Riso 之间的比值。FB#2 1/b的公式推导请参阅下一张图（图10.57），有关计算结果请参阅下图。FB#2 高频 1/b设置为10.92dB 或 20.76dB、原点拥有一个极点以及当频率为 10.6Hz 时的零点。
图 10.56 FB#2 分析：CMOS RRO
FB#2b的公式推导如图 10.57左侧所示。由于 1/b是b的倒数，所以FB#1 1/b的计算结果可以轻而易举的推导出来，具体推导过程请参阅图10.57 右侧。从图中我们还发现，在b推导过程中的pole, fpa 变成了 1/b推导过程中的zero, fza。
图 10.57 FB#2 分析：CMOS RRO
为了检验 FB#2 一阶分析情况，我们可采用如图 10.58 所示的 Tina SPICE 电路。而且，为了便于分析，我们将 CL 设置为 10GF，因此对各种相关的频率而言，CL 都等同于短路状态。但是，在开展 AC 分析前，仍允许 SPICE 查找到相应的 DC 工作点。
图 10.58 FB#2 AC 电路分析：CMOS RRO
Tina SPICE 仿真结果如图 10.59 所示。FB#2 1/b曲线正如当fza= 10.6Hz 以及高频 1/b= 23.78dB 时，采用一阶分析推算出来的结果一样。另外，我们也绘制出 OPA734 Aol 曲线，以弄清楚在高频时，FB#2 将如何与其相交。
图 10.59 FB#2 1/b曲线：CMOS RRO
如果推算的 FB#1 和 FB#2 叠加结果会产生所需的最终 1/b曲线，那么我们将通过如图10.60 所示的Tina SPICE 电路开展分析工作。同时，我们还可通过 Tina SPICE 电路，绘制出 Aol 曲线、最终的 1/b曲线以及环路增益曲线。
图 10.60 最终环路增益分析电路：CMOS RRO
从图 10.61 中，我们可以看出，分析结果验证了我们所推算的最终 1/b曲线。在环路增益为零的fcl 处，推算的接近速率为 20dB/decade。
图 10.61 最终的 1/b曲线：CMOS RRO
最终电路的环路增益相位曲线（采用 FB#1 和 FB#2）如图 10.62 所示。相移从未下降至 66.54 度以下（出现在频率为 146.43kHz 的地方），因为，在 fcl 处（频率为 172.64kHz），相位裕度为 87.79 度。
图 10.62 最终环路增益分析：CMOS RRO
我们将采用图 10.63 中的 Tina SPICE 电路对我们的稳定电路进行最后的检验——瞬态稳定性测试。
图 10.63 最终瞬态稳定性测试电路：CMOS RRO
图 10.64 中最终电路瞬态稳定性的测试结果符合我们其他所有的推算结果，从而研制出一款性能优良、运行
稳定的电路。而且，我们可以信心十足的将这种电路投入量产，因为它不会发生故障或在实际运行中出现异常。
图 10.64 最终瞬态稳定性测试电路：CMOS RRO
通过图 10.65 中的 Tina SPICE 电路，可验证我们对 Vout/Vin 的推算是否正确。
图 10.65 最终 Vout/Vin 传输函数电路：CMOS RRO
从图 10.66 中，我们可以看出，Vout/Vin 的测试结果与我们推算的一阶分析结果一致，具体表现为：当频率为 253.88Hz 时，单极点开始下降。而且，当频率约为 167kHz（此时，FB#2 与 OPA734 Aol 曲线相交）时，出现第二个极点。
图 10.66 最终 Vout/Vin 传输函数：CMOS RRO
图 10.67 总结了一种易于使用的渐进式程序。这种程序轻松地将具有双通道反馈的 RISO 电容性负载稳定性技术应用于 CMOS RRO 输出运算放大器上。
1)测量运算放大器的 Aol
2)测量运算放大器的 Zo，并在图上绘制出其曲线
3)确定 CO 和 RO
4)创建 Zo 的外部模型
5)计算 FB#1 低频 1/b（由 CO 和 CL 导致）
6)将 FB#2 高频 1/b 设置为比 FB#1 低频 1/b 高 +10dB（为获得最佳的 Vout/Vin 瞬态响应和实现环路增益带宽内相移量最少）
7)从 FB#2 高频 1/b 中选择 Riso 以及 RO
8)从 CO、CL、Riso 和 RO 中，计算 FB#1 1/b fzx
9)设置 FB#2 1/b fza = 1/10 fzx
10)选择具有实际值的 RF 和 CF，以产生 fza
11)采用 Aol、1/b、环路增益、Vout/Vin 以及瞬态分析的最终值，运行仿真以验证设计的可行性。
12)核实环路增益相移的下降不得超过 135 度（>45 度相位裕度）
13)针对低噪声应用：检查 Vout/Vin 扁平响应，以避免增益骤增àVout/Vi 中的噪声陡升
图 10.67 具有双通道反馈的 RISO 补偿程序：CMOS RRO
作者简介
Tim Green 现任美国亚利桑那州图森市 TI 线性应用工程经理。他担任模拟与混合信号电路板/系统级设计工程师长达 24 年之久，其中包括：无刷马达控制、飞机喷气式发动机、导弹系统、功率运算放大器、数据采集系统以及 CCD 相机。Tim 最近的工作经验包括模拟与混合信号半导体战略营销。Tim 毕业于亚利桑那大学 (University of Arizona)，获电子工程理学士学位。如欲联系作者，请发送邮件至 green_tim@ti.com。