问　运行PROTEL时老是被提醒“系统错误WINDOWS无法从A：读取数据，非法操作……”。如此反复，直至重新启动系统甚至死机，这是为什么？
　　答　这说明您最近一次操作时曾打开过A:的文件且退出时未关闭。PROTEL有对打开文件的记忆功能，每次开机时它会自动找寻上次退出前所打开的那个文件，若A:有此文件，则自动予以调入，否则就出现上述现象。以原理图编辑为例，这种记忆被保存在WINDOWS子目录中一个名为SCH.INI的文件内，打开它即可得以验证。为避免此麻烦，每次打开过软驱中的文件后，记住关闭此文件（菜单是：File－Close）再退出PROTEL系统（File－Exit）；也可以关闭Options－Preferences…中的“Save Defaults”。当然，后一种方法会对其它方面的使用带来少许影响。
　　问　为什么有时会找不到绘图和布线工具条？
　　答　这往往是由于调整显示器分辨率造成的。假如您现在的显示分辨率为1024×768，则两个快捷工具条就已被您拖到了画面的边缘。若此时把分辨率调整为800×600，则由于这时实际所能显示的画面变小，原来已在边缘的工具条势必被“挤”到画面以外，导致工具条“失踪”。因此，在把分辨率由高调低之前把工具条拉到画面中部即可解决这一问题。另外，显示器分辨率的调整以及在WINDOWS系统中改变字体的大小均会造成这一现象，还会影响某些对话框内字符的完整性。
　　问　数字系统的原理图上，经常要在集成块引脚名或网络标号的字母上方画横线，如WR、RESET等，PROTELFORWINDOWS能否做到？如何实现？
　　答　PROTELFORWINDOWS中有此功能。在原理图或其元件库的编辑中，遇到需要在网络标号或引脚名等字符上方划横线时，只要在输入这些名字的每个字母后面再补充输入一个“”号，PROTEL软件即可自动为您把“”号转为前一字母的上划线。这种方法丝毫不影响将来网络表和印板设计系统对其原意的识别。
　　问　原理图上各连线画得清清楚楚，但在作“ERC”检查时总被提示出错，或建立网络表后发现某些引脚没连上，或是据此设计出的PCB上对应焊盘之间没连上。总之，原理图有连接，可印板图自动布线时却没有对应走线。这是什么原因?
　　答　这是设计者最常遇见的也是最难自我察觉的问题，原因有以下几种：(1)原理图绘制时没能严格区分绘图工具条（Drawing Tools）和布线工具条（Wiring Tools）这两者所画出的直线的区别。前者所绘的直线是“图画”意义上的直线（Line）；后者所绘制的直线才是具有“电特性”意义上的连接导线（Wire）。遗憾的是，软件所给的两者的缺省颜色太接近，以至于设计时很容易混淆。如果仅仅是绘制原理图，即使混淆两者也无妨，但要用这种原理图来提取网络表，则混入“Line”的对应两点间必定连接不上。PROTEL给出前者的目的是供用户在图面上绘制一些与布线无关的图案等，换言之，如果与布线无关的线条用了“Wire”绘制，同样也会在布线时被提示出错。解决的方法很简单，就是在放置这两种线中的任一种时把缺省色改为其它色。
　　（2）绘制“Wire”时，线画长了，以至于越过元件引脚端点与引脚线重叠。避免这种现象可在为每个元件连线时点选该元件，使之显示出外廓虚线。PROTEL的“ERC”功能可以查出此类毛病（菜单是：File－Reports－Electrical Rules Check……）。
　　（3）栅格（Grids）选项设置不当，其中栅格捕捉精度（Snap）取得太高，可视栅格（Visible）取得较大，导致绘制“Wire”时稍不留神就在导线端点与引脚端点之间留下难以察觉的间隙，PCB设计时必然缺线。例如，当Snap取为1，Visible取为10时，就很容易产生这种问题。这种设置可在菜单Options－Sheet…所打开的Grids对话框中查找。另外，自己编辑库元件的过程中，在放置元件引脚时如果把栅格捕捉精度取得太高（具体在菜单“Options－Workspace…”调出的对话框中）同样也会使得该元件在使用中出现此类问题，所以，进行库编辑时最好取与原理图编辑相同的栅格精度。
　　（4）在编辑原理图库中的元件时没有注意引脚的首尾之分（首端是指应当靠近元件图案的一端；尾端指远离元件供导线连接的那一端），导致凡使用了这种元件的地方在原理图上看似被导线连上了，实质上却是连在了引脚的首端，实际布线时当然无法连接上。这种问题可这样考虑：由于每个引脚的引脚名（例如VCC）必定是引脚的首端，故把带引脚名的端子落在元件图案内即可。为此，在编辑元件库时应把各引脚（Pin）的“Show Name”项打开，显示出各管脚名，以此作为标识。
　　问　电源或接地在PCB布线时经常发生混乱，如某些该接电源或地的地方没接上，甚至出现电源正端与地短接的严重问题。举例说来，原理图中各处的电源地（Powerground）符号“”画得很明白，可实际布线时PROTEL却并没把标了这种符号的各点连到电源地端，反倒是有些点竟被连在了电源正端。另外，原理图上标了“”的端点往往也没能接于电源输出的对应端。这是为什么?
　　答　出现这类问题的关键在于原理图绘制时只注意到正确“图形”的获得，而忽视了对这些图形符号电特性（主要是网络名）的准确定义。要知道，PCB自动布线软件并非依据原理图中各个图形的识别来布线的，而是依据在原理图中放置这些图形的时候给这些图形所起的名字来布线的。换言之，若在放置电源地（Power Ground）符号“”时您没给它赋予“GND”的名字，而是沿用了放置其它部件时所用的名字，那么，实际布线时该点必定不会被连到“GND”，而被连接到它实际所用名字所指定的网络。如果在放置电源地（Power Ground）符号时给了它一个“VCC”的名字，则势必出现电源被短接的问题。这个问题可在使用菜单“Place－PowerPort”或快捷工具条放置电源端子时，触发一下“Tab”键，调出每一次被放置的电源端子的属性（Attributes）对话框，在选择好图符形式（Style）的同时，千万别忘了在“Net”栏目中赋予它一个正确的名字。
　　原理图上标了＋5V、＋VCC（）的端点往往也没能接于电源这一问题看似与上述分析相同，其实这两类问题还是有区别的。该问题产生的根源在于没能搞清PROTEL元件库所给出元件的电源端子的缺省表达形式，这些缺省形式有：VCC、VSS、GND、VPP、VEE、VCC1、VCC2、VCCA等等，可见，＋5V、＋VCC根本不在此之列，故您的电源输出端子若用“＋5V、＋VCC”命名，那么，所有元件的电源端都将无法连接到它们上面。值得注意的是，PROTEL软件为了原理图图面的简洁美观，多数库元件的这些端子在原理图上是不显示（Hidden Pins）出来的，这就更增加了这一问题的隐蔽性。除此而外，元件上还有不少非电源端子需要接高电平（例如多输入“与”门、触发器的置1端等），在给这些端子接电源获得高电平时也务必要注意与元件电源端子和供电电源端子所用名称的一致性。
　　问　从PROTEL自己的原理图库（Device.LIB）提取的诸如三极管（NPN、PNP）、电位器（POT2）等元件用在原理图上，同时也给它指明了PROTEL自己的封装图库（Pfw.LIB）中对应的封装（Footprint）形式（例如给三极管指定了TO－126、TO－220等形式的封装；电位器被指定了VR1、VR2…等封装），但是，在PCB设计中用网络表来放置元件（菜单是：Netlist－Load…）时，总会出现“丢失引脚（Missing Pin）”的提示。仔细审核PCB图上的连线，会发现三极管的三个引脚均未被连接；电位器总有一个引脚悬空。这是什么原因?

　　答　实质上这是PROTEL封装库一个图形样式多种用途带来的麻烦。以TO－220封装为例，它三个引脚的排列可以是E、B、C，E、C、B，C、B、E，等等。另外，某些场效应管的引脚名称是GATE、DRAIN、SOURCE，但它也可能采用TO－220封装。PROTEL封装图库中像TO－220一类“三极管”封装形式各焊盘的原始名称（Designator）都被命名为1、2、3。封装焊盘的这种命名方式带来了灵活性，但用户使用前必须要按实际所用元件和它的引脚排列的具体顺序，再结合原理图库中对应元件的引脚命名，对这类封装的焊盘重新命名。笔者就另开辟了一个封装库，把原始的TO－220封装多次反复以不同的名字拷入其中，如：TO220EBC、TO220ECB、TO220GDS、TO220GSD……，然后，再把这些封装的3个焊盘名称依次由1、2、3分别改成为E、B、C；E、C、B；GATE、DRAIN、SOURCE；GATE、SOURCE、DRAIN……，这就大大方便了以后工作中的反复调用。当然，这也要求您在原理图设计阶段就要筹划好所用元件的封装类型，并按以上所述的元件封装名称来填写原理图编辑中各元件的封装名称（Footprint）项。
　　同理，电位器的三个引脚中中间抽头也未必就是物理位置上的中间焊盘，PROTEL封装库对它三个焊盘的原始命名也是1、2、3，为区别起见，使用前也要编辑出中间抽头（W）位于不同位置时的具体封装供调用，否则，出现丢失其中间抽头的现象也就不足为奇了。
　　问　“块移动”使用很方便，但为什么有时用它却会导致图面其它部分已绘好的地方变得重重迭迭或支离破碎？另外，编辑封装图库时，明明绘制的是某一个元件的封装，为什么往PCB上放置该元件时却同时出现几个不相干的封装?
　　答　这两个问题同出一辙，都是忘记及时清除前一次的选择操作所致。PROTEL FOR WINDOWS不同于以前的版本，它所提供的框选（即DOS版中的块选择）具有“累积效应”，即作新的选择时并不取消原有的选择，这样设计的目的是能够通过多次选择来获得任意形状内图素，但是，如果一次选择的矩形已能满足要求，那么，每次选择过后务必要取消本次选择以便为下一次选择提供条件，取消的菜单是“Edit－DeSelect－All”。由于此功能使用率相当高又容易被忘记，故较高版本中已专门为它在主工具条中设置了快捷按钮。至此不难理解，以上导致绘好的画面破碎或重叠正是由于多次框选的块被同时移动所导致，PCB上放置封装时出现多个元件也是入库前的块定义前没有取消先前的框选结果所引起的。这些问题只有使用时多加注意才能避免。
　　问　为什么使用自己编辑的原理图库元件或PCB元件封装图形时总是发生光标与被选图形相距很远的现象，甚至在放置元件时光标指定在图面上，元件却落在工作簿以外？这类元件在被鼠标点选后为什么还都会出现一个远超出元件外围尺寸的虚线框?
　　答　这是所编辑的元件或封装没被指定基准点或定位原点的缘故。首先，对于原理图库的元件编辑，当图形和引脚等全都完成后，要把整个图形框选后剪切下来，剪切时会在屏幕下部的命令行中提示您指定参考点（Choose Clipboard Reference，一般多选在元件第1脚的端部），然后，调用菜单“Edit－JumpToOrigin”，将鼠标光标落在基准点上，为保证找到的这个基准点不再改变，往下的操作不应再挪动鼠标而改由键盘完成，调用“Edit－Paste”菜单，将图形粘贴在此基准点上即可。由于软件设计问题，上述过程软件并没给出提示要您必须指定基准点，故该步骤经常被人忽视，导致自己编辑的元件几乎无法使用。其次，对于封装图库元件的编辑，Windows的老版本（如V1.5）反倒有让用户给出原点的提示，较少出错，而较新的版本例如PROTEL98中却需要在编辑好图形后回到“Edit－Set Reference－Location”菜单中指定定位原点。
　　分析至此，也就能明白为什么出现超大的外围轮廓线了，因为轮廓线是包含被选中元件定位基点的，所以，一旦基点未定义且落在元件以外，轮廓线自然会大于元件实际尺寸。另外，库编辑时如果元件以外散落一些字符等图素，也会导致该现象，所以库元件编辑完后应用Zoom－All查看整个图面。
　　根据以上分析，读者可反复试验以加深理解。要提醒的是，每次对库中某元件作修正后，最好作一下库的重新加载（Library－Add/Remove…）或运行一下“Library－Update Parts in Cache”，方能在往后的操作中见效。
　　问　为什么很多时候设计出的PCB元件排列顺序总是事与愿违，有些元件还不得不从反面插入？
　　答　这是设计过程与制作过程相脱节时较容易发生的问题。PCB设计时，计算机屏幕上所显示的元件和印板走线等图案是假想一个装配完成的电路板从离元件最近的位置上（即元件引脚尖端背离自己时）观察所得到的结果，也就是说，是从印板的顶面（Top Layer）观察所得到的结果。对于双面印板的底面（Bottom Layer），是假想印板透明，通过透明体仍按以上方位进行观察所得的结果被显示于屏幕上的。也正是基于此理，PROTEL专门提供了一个“镜像”打印方式（Print－FinalArt work…－Output－Mirroning），该方式的打印结果相当于从底面（即元件引脚尖端指向自己时）观察印板所得到的图案。举例说来，若想通过复写纸把底面（Bottom Layer）的图案转印到敷铜板上就需要这种打印结果。
　　明白以上所述即可理解以下几条:(1)PCB设计中往印板上放置元件时务必注意是放在哪一面的[如无特殊要求，应放在顶面（Top Layer）]；（2）为了便于装配，数码管经常被装在底面（Bottom Layer），如果是整体式的多位数码管倒也无妨，直接把它放在底面即可；但对于散装的多位数码管必须同时考虑放在底面和“个十百位”从右往左排的习惯这双重因素；（3）放置双列直插式的元件（例如DIP8）时只允许按空格键获得元件绕定位点的旋转，而不能按X键或Y键进行关于过此点的轴线的翻转。否则您只能从背面装元件；（4）对于三极管一类的三脚元件，如果三脚呈三角形分布（例如TO－5）可任意旋转或翻转，只要在装配时把中间脚弯折到不同侧即可适应。如果三脚呈直线分布（例如TO－126），也可任意旋转或翻转，但若装有散热片，您就必须在旋转或翻转前考虑好散热片的安装位置。对于无特殊要求的直线排列的多脚元件（如SIP9）和两脚元件（如RB.2/.4）的放置无任何要求。
　　问　PROTEL能否设计单面板？
　　答　可以，但较困难。对此本人也在摸索中，愿提供几条思路共同探讨。（1）简单的印板可考虑在PROTEL中手工布线（Auto－Manual Route）;（2）自动布线前（Auto－Auto Route－All）关闭顶层（Top）、关闭过孔选项（在Options－Preferences所调出对话框中的“AutoVia”选项）。另外，在“Auto－SetupAutoRoute”调出的对话框中将底层（Bottom）的走线方式取为“NoPreference”，同时关闭此对话框中的“LineProbe”选项；（3）尽量选用表面焊装器件，对插装类元件，应通过“批处理”方式把所有焊盘的通孔（Multi－Layer）属性改为单面（Bottom Layer）特性；（4）实在无法避免而被自动布置在TopLayer的少量走线可用手工编辑方式将它引到BottomLayer，残存少量无法这样编辑的可删除，用额外设置的焊盘连上“飞线”代替之。