0 引言

    专用集成电路（Application Specific Integrated Circuit，ASIC）或芯片（Integrated Circuit，IC）抗扰性（电磁免疫）是指其在外源电磁干扰（Electromagnetic Interference，EMI）下仍能正常工作并保持一定性能的能力。根据文献[1-3]对芯片抗扰性的研究分析可以发现，频率超过100 MHz的射频（RF）波段，其抗扰性曲线（能承受的最大干扰功率与干扰频率的关系曲线）包含了很多峰谷结构，这说明芯片抗扰性与干扰频率密切相关。片上电源分配网络（On-Chip Power Distribution Network，OCPDN）在现代集成电路设计中具有重要地位。了解干扰在片上电源网络中的分布有助于诊断芯片故障源，从而更好地理解芯片抗扰性曲线上峰谷结构的产生机制，因此需要设计出一套合适且有效的方法来测量外源电磁干扰在OCPDN上的二维分布，为研究芯片对电磁干扰的免疫行为及其相互作用机理提供重要的信息。然而，由于片上信号的带宽过宽，使得示波器等测量设备无法直接进行测量，因此需要使用片上测量电路。

    设计测量电路时，需要考虑3个关键问题：(1)外来电磁干扰的发生时刻和持续时间是不可预知的；(2)电磁干扰可能引起测量电路失效；(3)测量二维分布时需要插入多个传感器电路，这些电路不能改变原有的芯片电源分配网络结构。

    在过去的20年里，已经有很多的文献报道了片上噪声的测量方法如文献[4-10]。各种各样的片上噪声测量或表征方法大致可以分成获取片上信号波形的片上示波器和检测噪声事件的片上探测器这两大类，但它们或多或少都存在着以下不足：(1)要求被测噪声信号与采样时钟同步；(2)需要另外插入单独的片上电源分配网络给测量电路供电；(3)需要使用多个额外引脚；(4)探测器面积过大；(5)需要复杂的模拟电路；(6)需要内部存储器暂存测量数据；(7)控制电路与存储电路会受干扰而失效。

    针对上文所提到的现有技术的不足，本文设计出一种可以植入芯片内的感应单元，能够实时测量外源电磁干扰在芯片电源分配网络上的二维分布，并通过仿真和实验进行验证。

1 理论基础

    图1显示了感应单元的环形振荡器（Ring Oscillator，RO）和噪声源（Noise Source，NS）两个组成部分。由奇数个反相器级联而成的RO会产生周期为TRO的时钟输出，而噪声源上的晶体管会由于充放电效应在每个时钟周期内产生一个开关噪声电流i_NS，这个周期电流会通过噪声源的电源线（VDD）向外传输，再经过电源网络到达芯片电源引脚从而能被外部设备探测到。

    为了实现二维测量，需要在芯片内不同位置植入一定数量的感应单元，形成如图2所示的感应阵列。而要在阵列噪声频谱上区分出不同的单元，就要使每个单元具有唯一的时钟频率f_RO，即让单元内环振的长度互不相同。图2中的阵列噪声频谱可以看做是由N个单元噪声不同的频谱叠加而成。我们把与环振输出时钟相同的频率分量称为1次谐波，依次称其他频率分量为n（n>1）次谐波。阵列噪声频谱中同一级的所有k次单元谐波叠加成k次谐波阵列。式(1)～式(4)是保证谐波阵列及其单元谐波互相分离且不会重叠的充要条件，其中的kf₀，kf₀…kf_N(k=0，1，2…)代表第k个谐波阵列中的每个单元谐波。

    使用频谱分析仪等设备测量芯片VDD引脚上的阵列噪声信号，调整扫频范围选取其中某一谐波阵列分量（如k）作为观测对象，假设在坐标(x_u，y_u)位置上的单元Zu的频率为f_RO，u，则k次阵列谐波中的分量kf_RO，u就可以用于监测对应(x_u，y_u)位置上的EMI分布情况。

    根据文献[11]的报道，环振的归一化频率偏移是由干扰信号的幅度决定的，而与干扰的频率无关，对应的关系曲线如图3所示，表现为归一化频率向负半轴偏移。

    组成环振的反相器的门延时是电源电压的函数，可以用式(5)表示。其中，τ-V_DD互为倒数，α，β，γ为常量且可以通过直流仿真得到。由于EMI干扰，芯片电源网络的供电电压V₀会在V₀±A_EMI范围内波动，我们在时域上以ΔV_DD对其进行分割，即可以近似求解出环振在EMI干扰下的振荡周期变化。文献[11]给出的归一化频偏与干扰幅度的关系由式(6)表达。其中，p(V_k)表示环振工作在第k个电压间隙的概率，f_{RO_0}表示在无干扰条件下的环振频率，Δf_{RO_RFI}表示加入干扰前后的环振频率偏移变化量。

    如图4所示，假设感应阵列是由16个感应单元组成，以4×4的结构均匀分布，且反馈信号为上述的频移响应。通过测量EMI干扰注入前后的频谱变化量，并将各单元的变化量分别代入式(7)的表达式中就可以计算出各个位置上的干扰幅度V_{EMI_ij}，进而得到阵列的EMI分布图。

2 仿真设计

    本文采用的芯片工艺是Global Foundry(GF) 180 nm 1P5M工艺，其普通反相器INVX1正常工作下的门延时约为0.02 ns。作为例子，我们用401个INVX1组成环振，如图5所示。

    HSPICE电路仿真网表如图6所示，该模型除了环振和噪声源外，还包含了芯片的封装寄生参数和PCB级寄生参数，频谱分析仪（或示波器）等效为50 Ω内阻，设备探测信号线上用电阻和电容表示高通滤波器。

    作为参照，分别对不带噪声源的401级环振和带噪声源的401级环振进行仿真，得到图7所示的结果。图中从上到下3个波形分别为环振最后一级反相器的输出电压、示波器两端电压和芯片电源引脚VDD的输出电流。

    显然，随着时钟的跳变，感应单元在电源线上产生了噪声电流并通过电源网络传输到芯片电源引脚，这充分说明了噪声源对于产生噪声电流的决定性作用。通过多组仿真，可知噪声电流的幅度会随着反相器驱动能力的增强而增大，但是，驱动能力的增强也伴随着面积的增大，因此需要在这两者之间权衡。实验中也发现，最简单的反相器INVX1就已经可以产生强度为200 μA的电流反馈信号，因此本文最终选择INVX1用于实现感应阵列。同时，值得注意的是，由于时钟上升沿和下降沿均会产生噪声电流，因此噪声电流的频率f_NS理论上应该是环振频率f_RO的两倍。

    测试芯片代号为“ICED1511”。如图8所示，规划内核面积约为3 mm×3 mm，方框所示的区域就是本文所要实现的感应阵列的位置，右图中从上到下3种感应阵列分别为：(1)在常规电源网络中的阵列；(2)在单螺旋电源网络结构中的阵列；(3)在多螺旋电源网络结构中的阵列。螺旋结构电源网络的引入是为了使不同位置的EMI呈现一定的分布特性。在后续的讨论中，本文将着重关注单螺旋结构电源网络，该网络中分布了9个感应单元。

    根据GF 0.18 mm工艺库的数据手册，随着电压降低或温度升高，门延时会增加从而降低环振输出频率，我们选择了tt_1p8v_125c（标准工艺、1.8 V供电、125 ℃温度）这种稍微悲观的情况进行门延时和环振周期计算。同时，为了保证能够将谐波阵列在频谱上分开，人为对环振长度进行设计，确保单元频率之间有8%的递增关系，如表1所示。

3 仿真结果

3.1 无干扰条件下的感应单元

    已知环振的频率会随着干扰幅度的增大而降低，而且两者之间的关系已经在式(6)中被精确描述。因此，本文需要先验证是否能够在频谱中识别到感应单元的信号。图9展示了表1中第9个感应单元在无干扰条件下的频谱图。一次谐波和二次谐波分别位于77 MHz和155 MHz处，其对应的强度分别为-100 dB和-70 dB。开关噪声的强度为-120 dB，为了避免开关噪声影响信号观测，后续的测量中首选环振的二次谐波分量。

3.2 无干扰条件下的感应阵列

    图10显示了感应阵列(9个单元)的仿真结果，频率范围在200 MHz以内，这个区间内具有1次和2次谐波阵列。频谱信号的带宽极小，彼此之间能够良好区分，而且2次阵列谐波保持着较强的幅度，完全符合本文的设计要求。

3.3 有干扰条件下的感应阵列

    除了获取直流电压下的阵列噪声频谱，更重要的是要能够观察到感应阵列噪声频谱在干扰下的变化。图11展示了一组对照实验，通过改变干扰频率来获得感应阵列对EMI的频率响应。

    干扰的存在使阵列频谱在整个频段内都存在噪声，这无疑将影响甚至覆盖一次阵列谐波，而且对二次阵列谐波也有所影响。当干扰的频率正好处于阵列二次谐波频率范围内时（比如80 MHz到160 MHz之间），会加大噪声对读数的影响，降低读数的准确性，增加读数的难度。如图11 (a)所示，干扰产生的谐波是频谱上强度最大的信号，它的三个谐波处于二次阵列谐波周围，此时处于100 MHz和150 MHz附近的单元谐波受到严重干扰，甚至不能完全确定哪些谱线属于这9个阵列单元的同次谐波阵列，因此所加的干扰频率一般要大于需要观测的谐波阵列频率范围，如图11 (c)所示，噪声不会对所要观察的二次阵列谐波产生影响。

    表2记录了单螺旋电源网+INVX1型感应阵列在800 MHz干扰下的频移和局部干扰幅度大小，以频移量最小的INVX1-371为参照点，可以进一步计算出各单元之间的相对干扰幅度变化百分比，单元与单元之间的归一化频移最大相差了12%（INVX1-467），而干扰幅度则有6%左右的差别。根据表2的数据，绘制感应阵列各个位置上的归一化频移分布示意图，如图12所示。从图中我们可以直观地得到在800 MHz干扰下受扰较严重的热点位置为最靠近电源输入及干扰注入的INVX1-467。

    从以上对片上电源分配网络和感应阵列电路的仿真结果可以知道，当干扰注入一个具有位置差异性的片上电源分配网络时，芯片中各个位置对干扰的响应不同，干扰杂波到达这些位置时的强度也具有差异性，这样的差异是射频干扰杂波与片内寄生之间复杂的相互作用的结果，而本文提出的感应阵列测量方法可以测量出这样的差异，得到外源射频干扰在片上电源分配网络的二维分布。结合对感应单元和感应阵列的仿真，本文认为：分布在芯片内不同位置的感应阵列产生的噪声电流频谱可以实时反映各单元的噪声电流频率，通过观察阵列噪声频谱的移动就可以计算得到各个位置上的受扰幅度，最终得到EMI在片上电源分配网络上的分布图表，本文所设计的片上感应阵列理论上能测量出幅度高达1.1 V，频率高达4 GHz的干扰，提出的片上干扰分布测量方法简单而有效。

4 芯片测试

    ASIC芯片的测试平台如图13所示，内核供电除了由稳压器产生外还可以来自外部可调电源，目的是用于测量感应阵列对于直流电压的响应，而稳压器供电外加射频干扰输入用于测量感应阵列的外源射频干扰响应。测试板上需要两组测试芯片，每个测试芯片有自己独立的EMI输入和3个探测输出点，芯片与供电稳压器之间包含对干扰杂波的滤波阻隔电路。通过RFI1端口注入IC1的外源杂波有可能会干扰到稳压器芯片从而改变原有的输出，为了验证阻隔电路能有效防止稳压器受到干扰、所加的干扰杂波确实注入芯片内，需要同时测量IC2作为参考，以排除稳压器受干扰带来的影响。由于电源PAD只包含ESD保护电路，可以增加开关控制是否进行IO供电，以观察该保护电路对反馈信号的影响。

    图14给出了芯片通电前后，网络分析仪测量得到电源输出OUT2的频谱，扫频范围为0～400 MHz。当正常供电时，电源线上出现了区别于基底噪声的反馈信号频谱，说明感应阵列能够工作，但由于芯片PAD将所有本该独立的电源连到了一起，一旦给其中任何一个电源引脚供电就相当于为芯片内所有独立模块供电，它们产生的噪声频谱相互叠加难以区分，无法正常完成直流响应测量和干扰分布测量。

    因此，为了验证在干扰下反馈信号频谱会发生移动，要选取频谱中较突出稳定的谱线进行观察。图15分别是在信号发生器输出为200 MHz 4 mV和200 MHz 10 mV时的反馈信号频谱，从示波器上测量到的电源干扰幅度约为0.29 V和0.65 V，此时测量点M1的频率从105.41 MHz下降为104.61 MHz，即感应单元频率随着干扰幅度的增大而减小。

5 结论

    本文提出并设计的感应阵列，能够有效地测量EMI在片上电源分配网络上的二维分布。相比于其他文献中的方法，本文的感应阵列不需要引入额外的引脚或者电源网结构，也无需使用复杂的模拟电路。本方法是一种简单的、非介入性的方法，适合用于片上EMI二维分布的实时测量。

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作者信息：

王奕斌，颜  麟，粟  涛，陈弟虎，王自鑫

（中山大学 电子与信息工程学院，广东 广州510275）