一种20 MS/s基于VCO比较器的二阶噪声整形SAR ADC设计
信息技术与网络安全
王 也1，2，刘力源2，3，吴南健2，3
(1.中国科学技术大学 微电子学院，安徽 合肥230026； 2.中国科学院半导体研究所，北京100083； 3.半导体超晶格国家重点实验室，北京100083)
摘要： 基于压控振荡器(VCO)结构的比较器，提出了一种二阶噪声整形逐次逼近型(NS-SAR)模数转换器(ADC)。首先采用对电源电压敏感度较低且噪声性能更优越的VCO比较器，随后通过动态放大器优化噪声传递函数的零极点，最后通过噪声整形结构抑制信号带内噪声。基于180 nm CMOS 工艺，设计了一款12位20 MS/s NS-SAR ADC。仿真结果表明，在1.3 V电源电压下，功耗为1.12 mW，过采样率（OSR）为8时，信号噪声失真比(SNDR)为72.7 dB，无杂散动态范围(SFDR)为88 dB，优值(FoMs)为163 dB；并且在1.3～1.8 V电源电压范围内，其有效位数(ENOB)>11.7 bit。
中图分类号： TN432
文献标识码： A
DOI： 10.19358/j.issn.2096-5133.2021.06.011
引用格式： 王也，刘力源，吴南健. 一种20 MS/s基于VCO比较器的二阶噪声整形SAR ADC设计[J].信息技术与网络安全，2021，40(6)：62-68.
文献标识码： A
DOI： 10.19358/j.issn.2096-5133.2021.06.011
引用格式： 王也，刘力源，吴南健. 一种20 MS/s基于VCO比较器的二阶噪声整形SAR ADC设计[J].信息技术与网络安全，2021，40(6)：62-68.
A 20 MS/s second-order noise shaping SAR ADC with VCO-based comparator
Wang Ye1，2，Liu Liyuan2，3，Wu Nanjian2，3
(1.School of Microelectronics，University of Science and Technology of China，Hefei 230026，China； 2.Institute of Semiconductors，Chinese Academy of Sciences，Beijing 100083，China； 3.State Key Laboratory of Superlattices and Microstructures，Beijing 100083，China)
Abstract： A second-order noise-shaping successive approximation register(NS-SAR) analog-to-digital converter(ADC) with a voltage-controlled oscillator(VCO)-based comparator is presented in this paper. Firstly, a VCO-based comparator with low voltage sensitivity and better noise performance is adopted. Then the zero pole of the noise transfer function is optimized by the dynamic amplifier. Finally, the noise in the signal band is suppressed by the noise shaping structure. A design example of 12 bit 20 MS/s NS-SAR ADC was fabricated in a 180 nm CMOS technology. Simulation results show that, it consumes 1.12 mW at a 1.3 V power supply and achieves a FoMs of 163 dB with 72.7 dB SNDR, 88 dB SFDR at an oversampling ratio(OSR) of 8, and the effective number of bits(ENOB)>11.7 bit in the supply voltage range of 1.3～1.8 V.
Key words : ADC；noise-shaping；VCO-based comparator；dynamic amplifier
0 引言
随着CMOS制造工艺的不断进步以及新颖电路结构的提出，中等精度(8~10 bit)的SAR ADC已经可以实现数百或数千MS/s的采样率，且其面积较小、功耗较低。NS-SAR ADC将过采样技术和噪声整形技术引入到SAR ADC中，在SAR结构低功耗的基础上大大提高模数转换器的精度，是近年来国内外研究的热点。NS-SAR主要分为两种结构，一种是级联积分器前馈结构，采用FIR和IIR滤波器级联，可以实现较为理想的噪声整形效果[1-2]。2012 年，FREDENBURG J A等人首次将该结构用于传统的SAR ADC，使得一个8 bit的转换器获得了10 bit的精度[3]，但是其电路较为复杂，需要一个由高性能运放构成的积分器。2019年，Zhuang Haoyu等人采用无源积分器的方法大大减小转换器的功耗，通过二阶的噪声整形将一个9 bit转换器的精度提升到了12.7 bit[4]。另一种则是误差反馈结构，其结构相对简单。2018年，Li Shaolan等人采用该种结构实现了NS-SAR ADC，同时动态运放的加入也减小了部分功耗，最终获得了稳定优异的噪声整形效果[5]。同年，杨家琪博士采用双误差反馈通道的方式，有效地提高了转换器的信噪比[6]，但是系统中的四输入动态比较器会引入额外的失调和回踢噪声。
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作者信息：
王 也1，2，刘力源2，3，吴南健2，3
(1.中国科学技术大学 微电子学院，安徽 合肥230026；
2.中国科学院半导体研究所，北京100083；
3.半导体超晶格国家重点实验室，北京100083)
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