《电子技术应用》
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一种进位链TDC的实现及其抽头方式研究
2022年电子技术应用第4期
李海涛1,李斌康1,2,田 耕1,2,阮林波1,2,吕宗璟1
1.西北核技术研究所,陕西 西安710024;2.强脉冲辐射环境模拟与效应国家重点实验室,陕西 西安710024
摘要: 采用Xilinx公司的Kintex-7内部的进位链,实现了时间数字转换器(Time to Digital Converter,TDC)。采用码密度校准方法对TDC进行逐位校准,标定了TDC的码宽。码密度校准过程中发现,不同的进位链抽头位置会导致TDC的码宽不同、非线性不同,研究了2抽头、4抽头方式下的TDC的码宽和非线性,在“0tap+3tap”的2抽头方式下,TDC可以获得较好的线性,时间分辨率为25 ps(对应最低有效位(Least Significant Bit,LSB)),微分非线性范围为-0.84~3.1 LSB,积分非线性范围为-5.2~2.2 LSB。
中图分类号: TN79
文献标识码: A
DOI:10.16157/j.issn.0258-7998.212120
中文引用格式: 李海涛,李斌康,田耕,等. 一种进位链TDC的实现及其抽头方式研究[J].电子技术应用,2022,48(4):53-56,61.
英文引用格式: Li Haitao,Li Binkang,Tian Geng,et al. Research of a carry chain TDC and its tap method[J]. Application of Electronic Technique,2022,48(4):53-56,61.
Research of a carry chain TDC and its tap method
Li Haitao1,Li Binkang1,2,Tian Geng1,2,Ruan Linbo1,2,Lv Zongjing1
1.Northwest Institute of Nuclear Technology,Xi′an 710024,China; 2.State Key Laboratory of Intense Pulsed Radiation Simulation and Effect,Xi′an 710024,China
Abstract: A time to digital converter(TDC) is implemented using carry chains in Xilinx Kinex-7 FPGA. FPGA-TDC is calibrated bin-by-bin through the code density calibration method. In the calibration process, it is found that different carry chain tap modes will lead to different code widths and nonlinearity of TDC. The code widths and nonlinearity of TDC in 2-tap and 4-tap modes are studied. In the "0tap + 3tap" 2-tap mode, the FPGA-TDC can obtain the optimal nonlinearity with a time resolution of 25 ps(corresponding to least significant bit(LSB)), differential nonlinearity(DNL) ranges -0.84~3.1 LSB, integral nonlinearity(INL) ranges -5.2~2.2 LSB.
Key words : carry chain;time to digital converter;code density calibration;tap method;thermometer code

0 引言

    时间是物理学的7个基本物理量之一[1],在物理学发展中起到重要作用,精确地获取研究对象的时间信息具有重要意义。对时间信息的获取可以由时间数字转换器(Time to Digital Converter,TDC)来实现,TDC将时间信息转换为二进制数字编码,输出到后端分析,得到具体时间信息。TDC广泛应用在高能物理、卫星授时、导航定位、数字通信、医学成像等领域[2-5]

    TDC有多种实现方法,包括直接计数法、时间间隔扩展法、时间幅度转换法、多相位时钟法、游标法、抽头延迟链法、差分延迟链法等,各种方法既可以独立使用,又可以配合使用,实现从低精度到高精度、从细时间到粗时间的时间测量。从技术上划分,TDC的实现可以分为模拟方法和数字方法;从平台上划分,TDC可以在专用集成电路平台(Application Specific Integrated Circuit,ASIC)、FPGA等平台上实现。ASIC-TDC的测量精度、稳定性较高,一般都是针对某一特定场景应用设计,不具有通用性和可扩展能力,并且开发ASIC芯片的周期很长;FPGA-TDC具有开发周期短、成本低、设计灵活等优点,但是精度和稳定性较差。随着半导体制造工艺的进步,FPGA-TDC的测量精度和稳定性等同步提高,实现高精度FPGA-TDC具有重要研究意义。

    目前,实现高精度FPGA-TDC的研究主要集中在几个方面[2,6-9]:(1)FPGA-TDC的实现,使用FPGA内部资源实现高精度TDC,把时间信息转换成二进制数字编码;(2)TDC码宽的自动校准,选择合适的校准方法,校准TDC码宽,降低FPGA制造工艺、工作电压、工作温度(Process、Voltage、Temperature,PVT)等对TDC的影响;(3)针对TDC码宽的不一致性,如何降低测量误差,进一步提高测试精度;(4)动态监测并实时校准TDC码宽,针对特殊要求(如航天等)进行冗余设计等。对FPGA-TDC的研究主要集中在前述的第1、第3方面,在不同FPGA平台上实现进位链TDC。受限于进位链的线性度,TDC的线性较差,导致时间测量精度下降。通过多链单次测量求平均[1,8,10]或者单链多次测量求平均[11-12]的方法,可以提高TDC的线性和时间测量精度。对TDC的码宽的动态监测、冗余设计等,一般应用在航空航天等特殊领域[2]。对于单链TDC的码宽校准和抽头方式方面(前述第2方面),缺少较为深入的研究。




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作者信息:

李海涛1,李斌康1,2,田  耕1,2,阮林波1,2,吕宗璟1

(1.西北核技术研究所,陕西 西安710024;2.强脉冲辐射环境模拟与效应国家重点实验室,陕西 西安710024)




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