引言

近年来，随着人工智能、物联网和5G技术的爆发式增长，集成电路设计复杂度呈指数级攀升，为了应对复杂的功能需求并缩短产品设计周期，现代芯片设计流程所采用的解决方案是IP(Intellectual Property)复用[1-3]。IP核按照固化程度可分成三类：软核、固核和硬核。其中，软核以寄存器传输级（Register-Transfer Level,RTL）代码的形式进行交付，具有最高的配置灵活性。在智能芯片的设计流程中，IP软核可根据需求进行功能和性能方面的定制，且不受工艺平台限制，得到了广泛的应用。

与传统的通用处理器芯片不同的是，智能芯片具有更强的任务专用性与计算能力，主要用于实现某些特定的AI任务的高效处理，这类芯片通常伴随着对更紧凑的设计周期、更高的定制化程度以及更高的设计复用能力的需求[4]。而IP核的复用会带来功能缺陷的放大效应，任何微小的缺陷都会随着复用扩散至所有采用该IP核的片上系统（System on Chip,SoC）设计中，带来严重的系统性风险[5]。故IP软核的质量问题是智能芯片设计流程中值得关注的问题，其可靠性、兼容性与安全性直接关乎最终芯片的功能正确性与市场竞争力。质量评测不仅是对IP软核功能正确性的验证，更是对其性能、稳定性、安全性和合规性的全面考量。通过严格的质量评测，可以及早发现IP软核中潜在的问题，并进行针对性的优化和改进，从而确保智能芯片的整体质量和性能。

因此，建立一套科学、结构化、可扩展的IP软核质量评价体系具有重要的现实意义和工程价值。本文提出了一个面向智能芯片的IP软核质量评价框架策略，通过本研究，期望能够推动IP软核质量评估法的标准化和工程落地，为智能芯片开发流程提供更具可靠性和可控性的技术支撑。

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作者信息：

陈容1，陈岚1，李锟2，李苗3，温孝谦2，陆仁杰1，秦兆慧1，王亚丽1

（1.中国科学院微电子研究所，北京 100029；

2.中国电子技术标准化研究院，北京 100007；

3.中国电子科技集团公司智能院信息科学研究院，北京 100043）