6月17日消息，三星电子半导体研究中心在6月14日至18日举行的2026年超大规模集成电路研讨会上发表了题为“首次演示栅极间距为42纳米的3D堆叠场效应晶体管，该晶体管采用三层堆叠纳米片沟道，适用于先进逻辑应用”的论文。

一、研究亮点

三星电子的这项工作在2026年超大规模集成电路（VLSI）研讨会论文评审过程中获得了8.29分（满分10分）的优异成绩，在1000多篇投稿论文中名列前茅，并荣获最佳论文奖。它还被选为2026年VLSI技术亮点之一，并被收录于研讨会官方新闻资料包中。

随着晶体管架构不断发展演进——从平面晶体管到鳍式场效应晶体管（FinFET），再到后来的环栅（GAA）结构——每一代都提高了对电流控制的精确度。然而，要进一步缩小逻辑器件的尺寸，仅仅提高单个晶体管的控制精度是不够的。同样重要的是，要确定如何更有效地排列n型和p型晶体管。

应对这一挑战的一个很有前景的方案是3D堆叠式场效应晶体管（3D Stacked FET）。在传统设计中，n型和p型晶体管并排排列在平面上。相比之下，3D堆叠式场效应晶体管将这两个晶体管垂直堆叠。这种方法能够在相同的封装尺寸内集成更多晶体管，为推进下一代逻辑器件的尺寸缩小开辟了一条新途径。

△晶体管架构的演变：平面场效应晶体管 → 鳍式场效应晶体管 → 栅阵列阵列 → 三维堆叠式场效应晶体管

二、为什么要垂直堆叠？

在传统的逻辑电路中，n型晶体管和p型晶体管并排排列在同一平面上。这种架构已成功应用数十年，并在实现当今高性能半导体器件方面发挥了关键作用。然而，随着对更高晶体管密度的需求不断增长，这种平面排列方式正面临日益严峻的挑战。

这就好比一座城市，当可用土地变得稀缺时，城市规划者最初会缩小建筑物之间的间距，更有效地利用道路和开放空间。然而，最终，进一步的水平扩张将变得不切实际。此时，解决方案就是向上发展。高层建筑通过利用垂直空间，在同一块土地上创造出更多可用空间。

半导体逻辑器件也面临着类似的挑战。将n型和p型晶体管并排排列只能达到一定的密度。通过垂直堆叠，可以在相同的芯片面积内容纳更多的晶体管。

换句话说，3D堆叠式FET将晶体管的放置从二维平面扩展到了垂直维度。

GAA架构天然支持向三维集成的过渡。由于GAA器件采用可多层构建的纳米片沟道，因此为垂直堆叠和控制沟道提供了技术基础。从这个意义上讲，3D堆叠FET并非与GAA截然不同的技术方向；相反，它们可以被视为GAA平台向三维延伸的下一个演进阶段。

△平面 n 型/p 型晶体管布局与垂直堆叠晶体管布局的比较

三、构建三维堆叠式场效应晶体管的三大关键挑战

乍一看，3D堆叠式场效应晶体管的概念似乎很简单。看起来解决方案似乎就是将晶体管逐层堆叠起来。然而，实际上，实现这种结构需要克服几个重大的技术挑战。

主要面临三大挑战：

首先，必须确保有足够的电流传导路径。

其次，必须均匀形成多个通道层，并具有较高的结晶质量。

第三，上下晶体管必须彼此电气隔离。

本研究针对上述每一项挑战都提出了技术解决方案。

1、拓展现有路径：三层堆叠纳米片通道

沟道是晶体管中电流流动的路径。如果沟道宽度不足，晶体管在导通时可能无法提供所需的驱动电流，从而限制器件性能。

三维堆叠式场效应晶体管在缩小晶体管尺寸方面具有显著优势。然而，在缩小面积的同时，它也必须保持足够的载流能力。

这项工作的关键成果之一是在n型和p型晶体管中实现了三层堆叠纳米片沟道的垂直集成。通过堆叠多个纳米片沟道，即使在高度紧凑的器件尺寸内也能保持有效的沟道宽度。

这表明，3D堆叠式FET不仅可以提供更高的密度，而且可以在垂直集成架构中提供足够的电流驱动能力。

△三维堆叠式 FET 结构的横截面视图

2、构建高质量电流路径：用于均匀硅晶体层的先进外延生长

沟道宽度本身并不能决定晶体管的性能。即使是较宽的电流路径，如果存在缺陷或结构不规则，也会导致其电气性能下降。

在多层纳米片结构中，沟道质量变得更加关键。层间厚度、形状或晶体质量的微小变化都可能导致电流不均匀，最终影响器件的性能和稳定性。

这种情况类似于高速公路。即使道路很宽，如果路面不平整或车道宽度在不同路段之间差异很大，交通也无法顺畅通行。

同样的原理也适用于晶体管沟道。均匀的沟道尺寸和高晶体质量对于稳定的电流传输至关重要。

在GAA器件中，纳米片通道是通过生长薄的硅基晶体层形成的。本研究对纳米片外延生长工艺进行了精确优化，从而在多层堆叠结构中实现了高度均匀且无缺陷的纳米片通道。

这项成就不仅仅是简单地堆叠沟道。它展示了在整个结构中保持沟道质量一致性的能力，为未来3D堆叠FET技术的性能和均匀性奠定了关键基础。

△晶体层均匀性比较

3、分离上下晶体管：中间介质隔离（MDI）

3D堆叠式FET的另一项关键技术是能够清晰地分离上层晶体管和下层晶体管。

公寓楼是一个很好的类比。虽然所有住户都住在同一栋楼里，但每层楼之间都有天花板和地板隔开，减少了住户之间的干扰。如果没有这种隔断，噪音和干扰很容易在楼层间传播。

同样的原理也适用于3D堆叠式场效应晶体管（FET）。由于上下晶体管彼此距离非常近，因此需要专门的隔离结构来防止不必要的电相互作用。中间介质隔离层（MDI）正是起到这种作用。

MDI 不仅仅是一个简单的绝缘层。它作为关键边界，分隔了上下晶体管，并为形成每个器件的栅极堆叠结构提供了结构参考。

N型和p型晶体管需要不同的电学特性，因此需要不同的栅极材料。在传统的平面布局中，这些器件在制造过程中可以横向分离。然而，在垂直堆叠结构中，这两个器件上下排列，因此精确控制MDI的位置和厚度至关重要。

如果MDI层太薄或位置不当，上下晶体管之间可能会发生电耦合。相反，如果该层太厚或不均匀，则可能会使每个晶体管所需的栅极结构的形成变得复杂。

因此，MDI 的重要性不亚于堆叠技术本身。在 3D 堆叠式 FET 中，成功不仅取决于器件堆叠的能力，还取决于精确分离器件的能力。

△三维堆叠式 FET 结构的横截面视图

四、迈向更高密度的3D堆叠式场效应晶体管

这项工作的一项特别重要的成果是展示了栅极间距仅为 42 nm 的 3D 堆叠式场效应晶体管。栅极间距是指相邻栅极之间的距离，减小该距离可以提高晶体管密度。

然而，随着栅极间距的缩小，制造难度也越来越大。沟道、栅极、源/漏区、隔离层和接触结构都必须在非常有限的空间内以极高的精度形成。

对于3D堆叠式场效应晶体管而言，挑战更大。除了传统的平面尺寸缩放之外，这些器件还需要精确的垂直堆叠和晶体管隔离。

因此，展示42纳米栅间距的3D堆叠式场效应晶体管不仅仅意味着引入了一种新的晶体管架构。它还证明了3D堆叠式场效应晶体管正在发展成为下一代逻辑器件的实用技术途径。

△3D 堆叠式 FET 晶圆横截面（TEM）

五、展示电流控制和器件均匀性

归根结底，晶体管的主要作用是控制电流。关断时，漏电流必须保持在最小水平。导通时，必须有足够的电流来支持电路工作。同样重要的是，这些特性必须在同一晶圆上的多个器件上保持一致。

在这项研究中，研究人员展示了 42nm 栅距 3D 堆叠 FET 中 n 型和 p 型晶体管的电流控制特性。

△3D 堆叠式场效应晶体管的电流控制特性

此外，研究团队还通过比较晶圆上多个器件的电学特性来评估器件的均匀性。均匀性是半导体制造的关键要求，因为实际芯片生产依赖于数百万甚至数十亿个晶体管表现出一致的性能。

六、这并非盖尔运动协会的终结，而是其三维演进的开始

GAA代表了晶体管架构的一项重大创新，实现了对沟道更优异的静电控制。3D堆叠式FET在此基础上，将GAA概念扩展到了垂直维度。

逻辑技术如今面临的挑战已不再局限于缩小单个晶体管的尺寸。工程师们还必须解决如何更高效地排列n型和p型晶体管、如何形成高度均匀的多沟道层以及如何精确地隔离垂直堆叠的器件等问题。

通过展示 42 nm 栅极间距、三层堆叠纳米片沟道、先进的外延生长工艺、中间介质隔离 (MDI) 以及经过验证的电性能，这项工作突出了 3D 堆叠 FET 作为未来逻辑技术关键使能技术的技术潜力。

逻辑半导体的未来不再局限于二维平面。创新的舞台正在扩展到三维空间。