当地时间9月23日，EDA大厂Cadence宣布与晶圆代工龙头台积电扩大合作，为人工智能（AI）和高性能计算（HPC）设计人员提供更先进的功能。此次扩展合作涵盖了台积电最先进的A14工艺的工具认证，并在台积电N3P工艺中展示了业界领先的UALink解决方案，同时推出了适用于N3P和N2P技术的全新硅验证IP，以及用于数百个小芯片（chiplet）的晶圆级3D集成电路以及智能AI流程。

通过此次合作，双方将助力在台积电的N3、N2、A16和A14工艺技术上实现智能AI芯片和3D-IC设计流程，包括支持台积电3DFabric工艺，从而构建包含数百个小芯片的晶圆级系统。

“Cadence与台积电的合作持续带来突破性创新，助力领先客户加速其最先进的半导体设计，”Cadence高级副总裁兼数字与签核事业部总经理滕钦奇表示，“凭借人工智能驱动的设计流程、经硅验证的IP和3D-IC解决方案，我们正在帮助客户利用台积电的领先工艺技术，加快产品上市速度并提高PPA（产品性能指标）。”

台积电生态系统与联盟管理事业部总监 Aveek Sarkar 表示：“台积电携手 Cadence 等开放创新平台® (OIP) 合作伙伴，致力于满足半导体开发的关键需求，以实现人工智能系统更高的性能和能效。通过在人工智能解决方案方面的广泛合作，我们长期的合作伙伴关系将进一步加速我们共同客户利用领先芯片拓展人工智能应用的进程。”

下一代计算的 A14 认证工具流程

Cadence 的数字全流程、签核流程和定制/模拟流程现已通过 TSMC A16™ 和 A14 工艺技术的认证。数字全流程包含 Innovus™ 实现系统、用于 DTCO 的 Cadence Cerebrus® 智能芯片浏览器以及增强型签核工具，包括 Tempus™ 时序和 ECO 解决方案、EMX® 平面 3D 求解器、Voltus™ IC 电源完整性解决方案、Quantus™ 提取解决方案、Pegasus™ 验证系统、Liberate™ 特性分析产品组合以及 Genus™ 综合解决方案。

对于定制和模拟设计，Virtuoso® Studio 解决方案包括符合设计规则的布局生成和自动设计迁移到 TSMC A16 和 A14，可减少高达 2.5 倍的迭代次数，并提高 AI、HPC 和移动 SoC 的首次成功率。

在IP方面，UCIe™-64G已在台积电A14芯片上完成流片，LPDDR6 IP正在开发中，并且已将一系列高性能计算（HPC）和人工智能（AI）内存IP以及计算芯片所需的其他协议列为优先开发项目。Artisan® Foundation IP和用于台积电A14芯片的混合信号IP也在开发中，预计将于2026年第四季度上市，其中包括用于HPC/AI和网络应用的标准单元、GPIO和内存编译器。

N2P认证的工具流程和IP，适用于基础设施人工智能和物理人工智能应用

Cadence 的模拟、数字和签核工具流程已通过台积电 N2P 认证。Virtuoso Layout Suite 新增了增强型连接模型，提供可直接用于生产的定制设计环境，从而加快设计启动速度。此外，这些认证流程将有助于加快流片速度并提高设计人员的工作效率。已流片的 N2P IP 包括 DDR5、LPDDR5 和 PCIe 6.0，PCIe 3.0 IP 预计将于 2026 年第四季度流片。基于 N2P 芯片的 UCIe-64G IP 已在测试实验室进行测试，并在 N3P 芯片上进行了特性分析。

扩展了对 3DFabric® 和 TSMC-COUPE™ 的支持，可扩展至数百个芯片组

Cadence解决方案支持TSMC SoW-X完整设计流程，可处理数百个芯片和数百万个凸点。此外，还支持设计5倍光罩尺寸的CoWoS-L型先进封装，并能够集成SoIC、eDTC、MIMCap、IVR、HBM逻辑基片和基板等关键技术组件，利用Integrity 3D-IC进行系统规划和组装。

现在，Cadence Allegro® 基板路由器和 Cadence OmniRoute 高级互连路由器已通过预仿真驱动的芯片到芯片自动布线流程的认证，该流程可自动生成跨所有 CoWoS® 架构的信号完整性优化布线策略，并满足 UCIe 要求。

TSMC-COUPE™（紧凑型通用光子引擎）可实现高带宽光子到硅的连接，并可与 Cadence 224G SerDes IP 集成。该 SerDes IP 与 UALink、ESUN、UltraEthernet 和 CPO 生态系统兼容，完善了面向 HPC/AI 应用的完整 IP 产品组合，其中包括 HBM4/4E、LPDDR6/5X、DDR5-MRDIMM、PCIe 7.0 和 UCIe 64G。

全球优尼芯科技（GUC）利用Cadence解决方案，基于台积电的先进工艺技术，为人工智能加速器和超大规模系统提供先进的定制芯片。Cadence驱动的自动化功能帮助GUC降低新工艺技术项目的进度风险。

“随着设计扩展到台积电先进的工艺技术，例如 N3P 和 N2P，成功取决于在日益复杂的系统要求下进行严格优化的执行——尤其是在与早期采用者合作时，进度风险最高，”Unichip 全球公司高级副总裁 Louis Lin 表示。“Cadence 的解决方案提供了我们所需的预测性、性能和芯片相关性，使我们能够成功地在台积电最先进的节点上交付和流片复杂的设计。”