系统通过各模块之间的相互协作，完成数据的高速传输、自动拷贝功能。
　　(1)系统硬件连接好之后，系统上电" title="上电">上电（连接5V直流电源）；
　　(2)系统自检，CPU调用BIOS中自检程序检查各端口的连接状态，并反馈给显示器告知用户。调用初始化程序，加载FPGA核；
　　(3)液晶显示屏显示操作菜单，通过键盘操作可以方便地实现自检、拷贝、设置等功能。将液晶显示器的数据线与CPLD相连，充分应用CPLD在系统中的加密程序，其目的是对显示器所显示的数据加密，从而在实际生产中保护知识产权和名誉权；
　　(4)系统中CPLD器件的主要作用是对FPGA核加密。当系统启动时，原先存储在Flash中的FPGA核经过CPLD的加密程序再加载到FPGA中，达到保护IP的目的；
　　(5)IP下载到FPGA后，在拷贝状态时，I/O" title="I/O">I/O口向DMAC申请数据传输的DMA请求，DMAC经CPU同意后获得总线控制权，并通知I/O，准备数据传输。DMAC将从I/O接收到的数据放到SDRAM存储器暂时存储；输出数据时，DMAC从SDRAM中取出数据，放到DMAC的缓冲器，再发送到输出I/O口，实现数据拷贝。
　　系统中DRAM的主要作用是扩展CPU内存。例如液晶显示和数据交换等过程中的一些数据和资料需要在这里调用和存放，以加快系统速度。
1.2 系统组成模块分析
　　整个电路可划分成二个功能模块。
　　(1)非数据拷贝期的CPU控制模块" title="控制模块">控制模块：用于系统上电后，数据拷贝之前的系统初始化、系统配置检测、菜单显示和操作以及数据拷贝后数据的校验、系统安全退出等。
　　(2)数据拷贝期的DMA数据传输模块：用于数据拷贝期FPGA中内构的DMAC与CPU的通信、控制数据与内存之间的传输及FPGA与外设IDE/ATA接口之间的数据传输等。

1.2.1 非数据拷贝期的CPU控制模块
　　非数据拷贝期的CPU控制模块原理如图2所示。
　　此功能模块中的Flash是一个重要的环节，主要起BOOT UP的作用。4MB的Flash与CPU、FPGA、DRAM和CPLD均有联系，而且Flash中存储了很多与系统有重要关系的数据，相当于BIOS。其中有用于整个系统运行的主程序，有用于数据DMA模式传输的FPGA核(IP)，还有一些令系统初始化的程序和自检程序等。当系统上电时，在CPU的控制下启动整个系统，Flash将其中的IP核经过CPLD加密，下载到FPGA中，为拷贝做好准备。同时，键盘的接口连接至CPU，由CPU控制按下按键后的操作；液晶显示器的数据线与CPLD相连，CPLD将要显示的某些信息作为密钥进行加密，防止他人盗用。
1.2.2 数据拷贝期的DMA数据传输模块
　　在这个模块中，主要由FPGA构成的一个DMA控制器控制IDE/ATA设备与拷贝机内存之间的数据交换。选用的FPGA为Spartan^TM-3E系列器件，它是开创性的低成本Spartan系列的第7类器件，也是采用先进的90nm工艺技术生产的第三类Xilinx器件系列。 Spartan-3E FPGA有高达160万的系统门、376个I/O、1.8MB的块RAM，并且具有业界单位逻辑成本最低的通用平台FPGA架构。FPGA所实现DMAC控制器的内部逻辑结构如图3所示。

　　DMA控制器提供地址码以指明I/O设备变换数据的存储器起始地址；提供读/写脉冲，以规定数据在存储器与I/O设备之间的传输方向；修改内存地址指针并计算传送的字节数，以判断何时传送结束。具体信号时序如下：
　　(1)I/O设备向DMAC发出请求信号DRQ；
　　(2)DMAC向CPU发出总线请求信号HRQ；
　　(3)CPU向DMAC发出总线响应信号HLDA，此时，DMAC获得总线控制权；
　　(4)DMAC向I/O设备发出DMA响应信号DACK，表示DMAC已控制了总线，允许I/O设备与存储器交换数据；
　　(5)DMAC按地址寄存器的内容发出16位地址信号作为存储地址的选择，同时地址寄存器的内容加1（或减1，由编程定）；
　　(6)DMAC发出IORC信号到I/O设备，将I/O设备数据读入总线，同时发出MEMW信号，将数据总线的数据写入由地址总线选中的内存单元；
　　(7)字节计数器减1；
　　(8)重复(5)、(6)、(7)步骤，直至字节计数器为0，数据块的DMA方式传送工作完成。这时，DMAC的HRQ降为低电平（HRO=0），总线控制权交给CPU。
　　数据拷贝期的DMA数据传输模块原理如图4所示。

2 数字拷贝机系统软件流程
　　非数据拷贝期系统主程序流程如图5所示。数据拷贝期FPGA内部DMA控制器的程序流程如图6所示。拷贝机数据输入输出IDE端口的程序流程如图7所示。
　　检查CDROM是否就绪程序：
void TestUnitReady(void)
{
unsigned char TempCyc；
unsigned char TempS；
for(TempCyc=0；TempCyc<12；TempCyc++)
PacketTemp[TempCyc]=0x00；
do
{
SendPacket(1)；//若CD-ROM不在就绪状态则跳过DRQ检测
TempS=CDStatusREG& 0x89；//通过CDStatusREG & 0x89判断ERR、DRQ、BSY中是否有1？
}
while(TempS)；
　　　　　//PacketCommand失败时认为CD-ROM未就绪，再次发送Test Unit Ready
Command
}
　　系统经过了ISE开发环境的设计、仿真、定时分析，其目的是测试设计的逻辑功能和延时特性，仿真包括功能仿真和时序仿真，ISE6.1中能够提供和完成这些功能。仿真结果符合实际需要。