时钟芯片的低功耗设计
2008-08-22
作者：薛立勤1 应建华 颜学超
摘 要: 在时钟芯片" title="时钟芯片">时钟芯片设计的各个层次上深入探讨了影响时钟芯片功耗的主要因素，确定了电路功耗主要来源与振荡电路和分频电路" title="分频电路">分频电路。在电路实现过程中，通过采用不同工作电压" title="工作电压">工作电压和对主要功耗电路的结构和参数进行优化设计等多种手段来控制功耗。通过1.2μm工艺流片验证，在工作电压为5V时，芯片工作电流为0.17mA，实现了低功耗" title="低功耗">低功耗时钟芯片的设计。
关键词: 时钟芯片 功耗 CMOS工艺
时钟芯片广泛地应用于各种需要记录特定时间的设备中。对于便携式设备，时钟芯片的功耗对维持整个系统的正常时间记录是非常重要的。芯片具有较低的功耗，可以满足更长的工作时间要求。在嵌入式系统中，时钟芯片是工作频率较高的电路，降低其功耗，对于整个系统的功耗降低有着显著的作用。
在低功耗ASIC设计中，前端的逻辑设计和后端的物理设计结合得越来越密切。系统的低功耗设计" title="低功耗设计">低功耗设计必须从设计的各个层次上加以考虑， 以实现整体优化设计。在前端逻辑设计中，从分析功耗物理特性入手，进行功耗估计，为低功耗的整体设计提供理论依据，然后在后端的电路实现上加以控制，这样就可以更好地达到降低芯片功耗的目的，而且还可以降低设计成本，缩短设计周期。
本文采用自顶而下的设计原则，从体系结构到电路实现上分层次探讨了时钟芯片的功耗来源，并采取相应的控制手段实现芯片的低功耗设计。
1 时钟电路功耗分析
1.1 CMOS电路功耗分析
对于CMOS集成电路，影响功耗的因素主要包括三个部分：动态功耗、短路功耗和静态功耗。由于动态功耗占CMOS电路总功耗的80% 以上，因此在功耗设计上主要考虑如何降低这部分功耗。
动态功耗Pd可用下式表示：
式中，CL为输出节点的总负载电容；VDD为工作电压，也是CMOS电路的逻辑摆幅；f0→1为开关活性因子。下面就来分析与时钟芯片功耗设计密切相关的两个因素。
1.1.1 功耗与工作电压VDD的关系
从（1）式中可以看出，降低工作电压会使功耗呈平方律下降，因此绝大多数低功耗设计都首先考虑采用尽可能低的工作电压。但对于确定的工艺，如果电源电压过低，将会导致电路性能下降。当电源电压降低到接近PMOS和NMOS晶体管的阈值电压值之和时，延迟时间急剧增大，器件的工作速度下降，功耗反而增加。
1.1.2 功耗与开关活性因子f0→1的关系
对于CMOS逻辑器件，只有当输出节点出现0到1的逻辑转换时，才从电源吸收能量。因此影响开关活性因子的因素有两个，一个是输入信号变化频率，另一个是电路的逻辑类型、所实现的功能和整个网络的拓扑结构。对于开关活性因子f0→1，可用下式表示：
式中，P0→1是器件开关的概率，即输入从0到1发生转变的概率，它和组成电路的逻辑类型有关。f为输入信号变化的频率，即器件工作频率。由（2）式可知，器件的开关概率P0→1和工作频率f与动态功耗成正比。
此外，COMS门的充电时间和节点负载电容等都是影响功耗的因素，需要在电路的具体实现中加以控制。
1.2 时钟电路低功耗分析
1.2μmCMOS电路的标准工作电压为5V，这对于工作频率较高的电路而言，功耗是非常大的。为降低芯片的整体功耗，考虑在开关活性因子较高的电路上采用低于给定工作电压的设计。由时钟芯片的工作原理可知，时钟信号发生器是整个芯片中工作频率最高的电路，它包括振荡电路和分频电路两部分。其中，振荡电路的工作频率与外接晶振的频率相同，器件开关因子最高，功耗最大。如果能够降低这部分MOS器件的工作电压，合理地设计主要功耗元件的特性参数，降低工作电流，就可以有效地降低功耗；分频电路，尤其是工作在前面几级的分频电路，器件的开关活性因子也很高。因此在分频电路中，同样采用降低工作电压的方法来降低功耗。通过电路功能分析可知，前面1:8分频的电路的工作频率是最高的，这部分电路的功耗占整个分频电路总功耗的80%左右，因此低功耗设计应以降低这部分电路的功耗为目标。
2 低功耗时钟信号发生器电路设计
低功耗时钟信号发生器总体设计电路图如图1所示。
2.1 振荡电路低功耗设计
振荡电路是由晶振、电容C0、C1、反向器及电阻R1构成，其中反向器与电阻R1组成反馈网络，X0、X1两个引脚用来外接晶振，如图2所示。由于反向器的工作频率和晶振的工作频率相同，而且反向器的开关概率为1，因此它是主要的功耗元件。在进行低功耗设计时，首先应考虑采用较低的工作电压，并保证在这个电压下，使器件的平均工作电流尽可能地小、RC网络的充放电时间尽可能地短。
对于CMOS器件，根据其传输特性，在饱和区有：
式中，Vov是电压裕量，它表示栅源电压VGS与阈值电压VT相比高出的部分;k′是跨导参数，与迁移率成正比;ID为漏电流；W/L为器件宽长比。
当反向器的工作电压较低时，要使之具有好的电压传输特性，就要在VOV较小的情况下，尽量选择较大的宽长比W/L和较小的漏电流ID。因此，对MOS管的结构参数以及工作电流进行控制，使之在采用较低的工作电压时也能满足所要求的工作频率，这是实现低功耗振荡器设计的关键。值得注意的是，虽然当阈值电压和工作电压一起减小时，电路的功耗显著降低，但由于阈值电压的值与工艺参数有关，当阈值电压减小到一定程度时，能量又随阈值电压的减小而增加。从上面分析中可以看出，在振荡电路工作电压的选择上，由于要考虑所采用的工艺以及器件的工作速度，因此不能一味地追求很低的工作电压，要对整个电路功能的实现做全面考虑。
振荡器的基本结构是Pierce模型。在工作电压较低的时候，要选择合理的宽长比W/L来满足阈值电压的要求，但由（4）式可知，宽长比W/L与工作电流ID成正比。宽长比W/L的增加，又带来了两方面问题，即工作电流ID的增大和管子尺寸增加。为了减小ID，在NMOS管和PMOS管两端应各接一个有源电阻（M2、M3）来对工作电流进行分流；另一方面，管子尺寸的增加，使得扩散电容和负载电容CL也增加了，这会导致电路充放电时间增加，引起额外功耗。因此，对宽长比W/L的选择是决定振荡电路功耗的一个关键参数。具体电路参见图2。
为了观察振荡电路的输出特性是否满足低功耗设计要求，用Spectres软件作了仿真。从图3 的仿真结果可以看出， 当Vdd1=1.8V、晶振频率为32.768kHz时，输出满足系统要求。
2.2 分频电路低功耗设计
为满足时钟模块的输入要求，采用多级分频电路对来自振荡电路的高频信号进行分频处理。由于分频电路的分频级数较多，而且每一级分频电路的工作频率是以倍数等比下降的，因此分频电路工作电压的设计应考虑各级之间的输入和输出的关系。可以将分频电路分为两部分， 前三级为高频部分，采用较低的工作电压，然后加一个电平转换器，把经过1：8分频后的输出电压提升到标准工作电压；后面部分为低频部分，包括12级分频电路， 采用标准工作电压。这一部分分频电路可采用带复位的锁相环，以实现对时钟电路复位和测试的控制。
由于振荡电路和第一级分频电路的输入信号的频率为晶振频率，因此采用最低的工作电压Vdd1，以期将功耗降下来;对于第二级和第三级,采用的工作电压Vdd2比第一级略高;在第三级分频后加一个缓冲器和电平转换电路，采用的工作电压Vdd3高于Vdd2，即Vdd1
前三级分频器电路由静态主从型D触发器和传输门组成，时钟信号通过传输门加到锁存器两端。前一级的输出为后一级的输入。通过Spectres软件对前三级分频器的输出特性进行仿真可知，当工作电压最低为2V左右时，仍能保持正常工作，满足低功耗设计要求。
综上所述，ASIC低功耗设计应从多层次设计上考虑降低功耗问题。首先应从CMOS电路的功耗来源探讨降低功耗的电路的体系结构，然后针对各个功耗较大的电路，逐个进行电路优化和参数改进，从而实现对工作在高频部分的电路的功耗进行控制，以满足整个芯片的低功耗设计要求。这种低功耗设计方法通过在低功耗时钟芯片上的设计得到很好的体现。经过实验和流片后测试，都验证了本文所提出的低功耗设计方案是可行的，不仅满足了高性能低功耗时钟芯片的设计要求，而且可以缩短设计周期。
参考文献
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