在当今变化的市场环境中，产品是否便于现场升级、是否便于灵活使用，已成为产品能否进入市场的关键因素。在这种背景下，Altera公司的基于SRAM LUT结构的FPGA器件得到了广泛的应用。这类器件的配置数据存储在SRAM中。由于SRAM的掉电易失性，系统每次上电时，必须重新配置数据，只有在数据配置正确的情况下系统才能正常工作。这种器件的优点是可在线重新配置ICR(In-Circuit Reconfigurability)，在线配置方式" title="配置方式">配置方式一般有两类：一是通过下载电缆由计算机直接对其进行配置；二是通过微处理器对其进行配置。前者调试时非常方便，但在应用现场是很不现实的。因此，如果系统重新上电时，系统本身具有自动加载可编程逻辑器件的编程文件，完成对可编程逻辑器件的配置，就可以省去了通过手工由下载电缆对器件进行配置的过程。这种自动加载配置对FPGA的某些应用来说是必需的，在笔者参与研制的一种干扰系统中，利用单片机AT89C52对FLEX10K系列FPGA中的EPF10K10进行在线并行配置，取得了良好的效果。
1 FPGA器件的配置方式和配置文件
1.1 FPGA器件的配置方式
　　ALTERA公司生产的具有ICR功能的FPGA器件有FLEX6000、FLEX10K、APEX和ACEX等系列。它们的配置方式可分为PS(被动串行" title="被动串行">被动串行)、PPS(被动并行同步)、PPA(被动并行异步)、PSA(被动串行异步)和JTAG(Joint Test Action Group)等五种方式。这五种方式都适用于单片机配置。PS方式因电路简单，对配置时钟的要求相对较低而被广泛应用。相比而言，采用PPA配置的方案却很少见到。但由于PPA配置模式为并行配置，其配置速度快，且配置时钟由FPGA内部产生(而PS等配置模式需要外加配置时钟)，故其更有利于在线实现。本文的配置方案便是采用PPA配置方式实现的。
1.2 FPGA器件的配置文件
　　ALTERA的MAX+PLUS II开发工具可以生成多种配置或编译文件，用于不同配置方法的配置系统。对于不同的目标器件，配置数据的大小不同，配置文件的大小一般由.rbf文件(即二进制文件)决定。本实例中，EPF10K10的配置文件.rbf的大小为15K。该文件包括所有的配置数据，一个字节的.rbf文件有8位配置数据。由于Altera提供的软件工具不自动生成.rbf文件，故文件需按照下面的步骤生成：①在MAX+PLUS II编译状态下，选择文件菜单中的变换SRAM目标文件命令；②在变换SRAM目标文件对话框，指定要转换的文件并且选择输出文件格式为.rbf(Sequential)，之后予以确定。
2 硬件电路设计
　　AT89C52对EPF10K10并行配置的硬件电路示意图如图1所示。经MAX+PLUS II编译生成配置文件(.sof)，通过格式转换成为(.rbf)文件并存储在图中所示的存储器中。当使用PPA配置方式时，需要将MSEL1和MSEL0置为高电平" title="高电平">高电平。为了不使DCLK出现不确定信号，必须将其经过1kΩ电阻上拉到Vcc。在采用PPA配置方式时，nCS和CS两个片选信号只需用一个。因此，如果采用其中一个作为片选信号，另一个必须直接置为有效位；如果选用CS作为片选信号控制配置，nCS必须接地；如果选用nCS作为片选信号控制配置，CS必须接高电平。本实例中采用后者。nRS为读选通输入信号，它为低输入时，FLEX10K将RDYnBSY信号置于DATA7引脚。当nRS不用时，必须将其置为高。nCE为FLEX10K器件的使能输入，nCE为低时使能配置过程。当器件是单片配置时，nCE必须始终为低。由于本实例为单片配置，故将nCE直接接地。然后将EPF10K10的nCONFIG、CONF_DONE、nSTATUS、RDYnBSY分别接到AT89C52的P17、P14、P15、P13引脚上。DATA[7..0]接到AT89C52的P07~P00。nWS为写选通输入，由低到高跳变时锁存DATA[7..0]引脚上的字节数据。要注意的是，nSTATUS引脚和CONF_DONE引脚是双向漏极开路端口，在作输出使用时，应该经过1.0kΩ的电阻上拉到Vcc。

3 软件设计
3.1 配置原理
　　PPA配置方式的下载时序如图2所示。由图可以看出PPA模式的工作过程如下：
　　(1)启动配置
　　在nCONFIG引脚上产生一个低脉冲，等待nSTATUS回应一个低脉冲以及CONF_DONE变低。在nCONFIG跳高后4μs，内nSTATUS也跳高，表明FPGA可以配置了。
　　(2)配置过程
　　在对FPGA进行配置时，单片机将8位的配置数据放在FPGA器件的数据端，并且给nWS一个负脉冲，在nWS的上升沿，FPGA器件将该字节配置数据锁存；然后FPGA器件驱动RDYnBSY为低，表明它正在处理该字节信息，配置过程可以通过nCS或CS引脚暂停。当RDYnBSY为低电平时，FLEX10K器件利用其内部振荡器(其频率一般为10MHz)在其内部将每一个字节的配置数据串行化。当FLEX10K器件准备接收下一个配置数据时，就使RDYnBSY变高。单片机检测该高电平信号后，送出下一个字节的数据。这一过程一直持续到全部数据配置完成。在配置过程中，系统需要进行实时监测，一旦出现错误，nSTATUS将被拉低，系统必须能识别出这个信号，并重新启动配置过程。
　　(3)结束配置
　　配置数据全部正确写入芯片内部后，器件释放CONF_DONE，由外部将其拉高。如果单片机检测到这个信号，则表明配置成功；否则，要对其重新配置。PPA方式时序参数如表1所示。

3.2 配置软件设计
　　单片机实现配置过程的控制程序流程图如图3所示。
　　汇编程序设计如下：
　　nCONFIG　　EQU　　　　P1.7
　　nSTATUS　　EQU　　　　P1.5
　　RDYnBSY　　 EQU　　　　P1.3
　　CONF_DONE　　EQU　　　　P1.4
　　ORG　　0000H
　　LJMP MAIN
　　ORG　　0030H
　　;对数据长度" title="数据长度">数据长度相关进行初始化,其中所要配置的数据长度放在地址为0000H和0001H中
　　;0000H放数据长度的低位，0001H放数据长度的高位
　　;从0002H开始放置的是所要配置的数据
　　MAIN: MOV DPTR,#0000H
　　MOVX A,@DPTR
　　MOV R3,A; R3放配置数据个数的低位
　　MOV DPTR,#0001H
　　MOVX A,@DPTR
　　MOV R4,A; R4放配置数据个数的高位
　　MOV R5,#00H ;放配置数据个数的低位
　　MOV R6,#00H ;放配置数据个数的高位
　　;以下是将数据进行配置的子程序
　　COFIG:　　MOV DPTR,#0002H
　　CLR P1.7
　　ACALL DELAY4 ;延时约为15μs
　　JB nSTATUS,COFIG ;检测FPGA是否响应置低位
　　SETB nCONFIG ;FPGA响应置低位后，将nCONFIG置高位
　　STA_JUDGE: JB nSTATUS,COFIG_BEG ;等待FPGA是否响应置高位，然后准备进行配置
　　LJMP STA_JUDGE
　　COFIG_BEG: ACALL DELAY2
　　LJMP SEND_DATA
　　READY_DATA1:JNB nSTATUS,COFIG
　　SEND_DATA: MOVX A,@DPTR ;读取数据
　　PUSH DPH
　　PUSH DPL
　　MOV DPTR,#7000H ;读入FPGA地址
　　JNB P1.3,＄ ;判断RDYnBSY的状态
　　MOVX　　@DPTR,A ;配置数据
　　POP DPL
　　POP DPH
　　INC DPTR　　　　　;以下实现配置个数的判断
　　CLR C;
　　MOV A,#01H
　　ADD A,R5
　　MOV R5,A
　　MOV A,#00H
　　ADDC A,R6
　　MOV R6,A
　　MOV A,R5
　　CJNE A,03H,RESESH_COFIG
　　MOV A,R6
　　CJNE A,04H,RESESH_COFIG
　　CON_REFRESH: ACALL DELAY2 ;延时5μs,
　　JB P1.4,END1 ;判断CONF_DONE的状态，看是否配置成功
　　LJMP COFIG
　　RESESH_COFIG: LJMP READY_DATA1
　　；延时子程序，延时约为5μs
　　DELAY2: NOP
　　NOP
　　NOP
　　NOP
　　NOP
　　RET
　　；延时子程序，延时约为15μs
　　DELAY4:　　MOV R1,#08H
　　DJNZ R1,＄
　　RET
　　END1:　　　　END