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最新设计资源

基于参数识别的PMSM无位置传感器矢量控制[嵌入式技术][工业自动化]

永磁同步电机无传感器矢量控制系统中，需要实现对转子位置及转速的估计。由于电机运行过程中电机参数会发生变化，对电机矢量控制系统造成影响。为提高对转子位置及转速的检测精度，设计了一种改进型的滑模观测器。首先利用遗忘因子递推最小二乘法在线辨识电机参数，然后将电机参数在线辨识值反馈到滑模观测器中，以提高滑模观测器的性能。最后利用simulink进行仿真验证。结果表明，改进后的滑模观测器可以充分克服电机参数变化带来的不良影响，具有优越的性能。

发表于：11/30/2016

一种基于快速激活的硬件木马检测法[嵌入式技术][信息安全]

硬件木马因其巨大的潜在威胁而受到学术界和工业界越来越广泛的关注，而传统的测试技术很难发现这些硬件木马，因此，针对硬件木马的隐藏机制，提出了一种快速激活并检测木马的方法，通过将木马原型植入微处理器OR1200中，并利用大量测试用例激励，激活了木马，验证了该方法的正确性。

发表于：11/30/2016

X波段负阻振荡器设计[模拟设计][消费电子]

基于负阻振荡理论设计了一款X波段负阻振荡器，设计旨在提高振荡器的工作效率和加强二次谐波抑制。通过对晶体管直流偏置状态与振荡器工作效率关系的研究，选择合适的直流偏置状态提高了振荡器的工作效率。在输出匹配网络中加载一段1/8工作波长的开路线、选择一个合适的隔直电容，有效抑制二次谐波。实测结果表明，该X波段负阻振荡器振荡频率为10.81 GHz，输出功率为8.02 dBm，二次谐波抑制度为48 dBc，振荡器的效率为45%，偏离振荡频率100 kHz和1 MHz处的相位噪声分别为-91.90 dBc/Hz和-123.43 dBc/Hz。该实测结果论证了上述设计方法的有效性，对负阻振荡器的设计提供了一定的参考意义。

发表于：11/30/2016

IGBT模块键合线故障与门极杂散阻抗的关系研究[嵌入式技术][消费电子]

键合线脱落是IGBT芯片一种普遍的失效形式，铝键合线故障在一定程度上会影响门极杂散阻抗。杂散阻抗的改变又会引起门极电信号的变化，因此通过门极测量信号的变化来表征其杂散阻抗的改变，进而判断IGBT芯片是否发生铝键合线脱落故障。对门极杂散阻抗与键合线故障之间的关系进行了研究，为识别IGBT模块铝键合线故障提供了依据。

发表于：11/29/2016

自适应磁耦合谐振无线电能传输系统研究[电源技术][智能电网]

研究了基于距离检测的自适应磁耦合谐振无线电能传输系统。首先采用耦合模理论分析磁耦合谐振无线电能传输系统的传输特性。随后运用ADS仿真软件和负载牵引技术设计制作E类功率放大器。然后利用PCB印制平面螺旋电感构造高品质因数、高集成度谐振体。针对频率分裂现象，采用超声波传感器进行传输距离检测，基于专家控制算法提出频率自适应调节方案以提高传输效率。最后采用FPGA处理器和直接数字频率合成技术实现动态频率调节。实验结果表明在频率分裂距离内，相对于固定频率，提出方案明显提高了传输效率。

发表于：11/29/2016

超声波电源的复合频率跟踪策略研究[电源技术][工业自动化]

针对现有超声波电源输出谐振频率固定及无法锁定超声波换能器多谐振模态的现象，提出基于数字锁相式频率跟踪技术与变步长搜索电流极值方式相结合的复合频率跟踪策略。复合频率跟踪策略综合数字化锁相技术与搜索电流极值方式的优点，通过数字鉴相器电路采样电源系统环路的电压和电流的相位差信息。超声波电源的控制系统依据相位差和电流极值信息进行频率调整，实现频率跟踪。利用示波器检测电路模板的跟踪效果，实验结果表明，复合频率跟踪策略能有效地实现频率跟踪，动态锁定换能器多谐振模态。

发表于：11/29/2016

千万门级模块鱼骨型时钟网络的实现[嵌入式技术][通信网络]

在芯片规模越来越大的背景下，针对千万门级以上规模芯片模块，提出一种基于单鱼骨型时钟网络的改进型时钟结构，并给出在后端设计过程中基于EDA工具的具体实现方法。该时钟结构兼具鱼骨型时钟结构的特点，相较于自动化不定型时钟树，具备较低的时钟延迟、时钟漂移、片上误差和动态功耗。以规模2 600万门的28 nm芯片模块（工程代号YCU-AM）为例进行实现过程阐述，实验结果表明，该型时钟结构较不定型时钟树使模块整体功耗降低约5%。

发表于：11/29/2016

MDV流程在geMac验证中的应用[嵌入式技术][数据中心]

在验证工作中，验证工程师通常先编写验证计划(verification plan，vplan)，然后根据它来编写验证用例(testcase)。在项目进展的过程中，设计方案会不断的修改更新，那么一段时间后，就会出现设计方案、验证计划和验证用例不匹配的情况，验证计划本身容易流于形式；另外验证工程师也需要定位问题、回归用例、向验证经理汇报工作，工作内容繁多。文章通过geMac验证实例，介绍了如何借助Cadence公司vManager验证工具的regression center、Metric Center、Tracking Center，更加高效科学地开展验证工作。

发表于：11/29/2016

整合3DEM的Virtuoso在片上电感仿真中的应用[嵌入式技术][消费电子]

目前大部分电磁仿真软件在仿真片上电感时，需要从工艺库的文件中手动提取需要的相关参数；并且仿真环境的建立也比较繁琐，仿真时间也较长，这会大大降低电感的品质因数和面积的优化效率。集成了3DEM的Virtuoso可以直接选取整个版图的一部分导入仿真，而不必提取整块电感版图；并且根据工艺库文件自动生成需要的相关参数，设置仿真环境；仿真速度根据算法的优化，可以快速得到精确度很高的结果。本文将通过一个片上电感的仿真过程，介绍软件的具体应用方法。

发表于：11/29/2016

高度整合硬件加速器的原型验证平台Protium[嵌入式技术][通信网络]

Protium是Cadence最新型的FPGA快速原版验证平台，和Cadence的硬件加速器Palladium系列高度整合，可完全重用Palladium的编译流程，运行速度提升最高可到10倍，当出现可疑RTL bug的时候可无缝移植到Palladium进行调试，是软件调试的理想平台。以展讯北京的AP+GPU项目验证为例，展示了Protium在软件调试和系统验证流程中的价值和收获。

发表于：11/29/2016

Verifier提高验证完备性[嵌入式技术][安防电子]

随着集成电路设计技术的不断发展，电路设计中经常出现一些问题。因此，设计验证技术成为了电路设计中不可或缺的部分。如何提高验证完备性，是验证技术的难题之一。本文介绍了Cadence最新发布的适用于模拟设计的ADE Verifier的工具使用流程，以及根据海思业务需求定制的使用方法。该工具整合了验证工具ADE Explorer 和ADE Assembler的特性，完善了模拟电路设计验证流程，解决了模拟设计验证完备性中的问题。

发表于：11/29/2016

高速串行总线无源通道建模及校准[测试测量][工业自动化]

高速串行总线无源通道建模的效率及准确性，一直是行业关注的重点。Cadence Sigrity的POWER SI 3D-EM工具，实现了效率与精度的较好结合。本论文先从工具的精度出发，采用精度较高的TRL校准模式来进行仿真测试校准，验证仿真结果的准确性。同时考察工具的分布式并行计算能力，看看在保持足够精度的前提下建模效率的提升。

发表于：11/29/2016

如何在先进工艺节点利用Virtuoso Check/Assertion Flow[嵌入式技术][消费电子]

Virtuoso和MMSIM有效结合，完整的Check/Assertion flow包含：在图形界面设置Check/Assert, 通过仿真得到Check/Assert的结果，在图形界面直接显示Check/Assert的结果，对结果进行各种灵活的后处理，并在schematic 直接进行反标。该流程可以覆盖电路设计常用check需求，完全不依赖脚本，图形界面让工程师更容易上手，基于瞬态仿真的Dynamic Check相比其他工具更具优势。有效利用Check/Assert flow, 可以帮助避免或及早发现设计中的一些常见问题，从而减少设计迭代，该流程在TSMC 16 nm和Intel 14 nm实际项目上得到应用，很大程度地提高了设计效率。

发表于：11/28/2016

采用Mult-tap标准单元PGV以获取精准的Power EM违例[嵌入式技术][消费电子]

电源电子迁移（Power Electromigration，Power EM）检查在高性能芯片设计中起重要作用。在Voltus进行电源网格分析时，由于在每个标准单元的电源网格视图（Power Grid View，PGV）生成过程中通常只抽取一个电流接入点（tap），从而流入每个标准单元的电流都聚集到一点。但对于大尺寸标准单元, 电流实际上是分布到各个接触孔而非集中到一点，因此Power EM结果比实际情况悲观很多。本文描述了一种新的方法，即只对在关键路径上使用并具有高翻转率的大型时钟单元抽取多电流接入点（multi-tap）PGV。通过这种方法，几乎不增加运行时间和内存消耗而使得Power EM准确性得到提高。

发表于：11/28/2016

基于Innovus的低功耗物理设计[嵌入式技术][消费电子]

为了减少芯片功耗，可靠的低功耗物理设计必不可少。基于新一代布局布线工具Innovus，分四个部分阐述了新的低功耗物理设计流程。这些内容包括：基于低功耗的物理库设计；低功耗布局和优化、基于输入向量的功耗优化；低功耗时钟树协同设计CCOPT（clock concurrent optimization）；时钟树后低功耗优化。Innovus作为Cadence全新的布局布线工具，提供基于GigaOpt引擎的功耗驱动优化和高级时钟树协同优化（CCOPT）等方法，有效帮助设计者实现低功耗芯片设计。全新的低功耗物理设计可改善芯片数字逻辑15%功耗。

发表于：11/28/2016