基于Kogge-Stone加法器改进的双域模乘器

基于Kogge-Stone加法器改进的双域模乘器[模拟设计][其他]

模乘作为椭圆曲线公钥密码算法的核心运算，调用频率最高，提高其运算速度对于提高椭圆曲线密码处理器的性能具有重要意义。基于Kogge-Stone加法结构，结合可重构技术，实现一种能够同时支持素数域GF(p)和二元域GF(2m)上模乘运算的双域模乘器，并对模块进行合理复用，节省硬件资源。用Verilog VHDL语言对该模乘器进行RTL级描述，并采用0.18 μm CMOS工艺标准单元库进行逻辑综合。实验结果表明，该双域模乘器的最大时钟频率为476 MHz，占用硬件资源66 518 gates，实现256位的模乘运算仅需0.27 μs。

发表于：8/15/2019 11:07:00 AM

一种基于可变相位累加器的全数字锁相环

一种基于可变相位累加器的全数字锁相环[EDA与制造][工业自动化]

提出了一种具有可变相位累加器电路结构的新型全数字锁相环。采用EDA技术完成了对该系统的设计，利用ModelSim软件对所设计的电路进行了系统仿真实验，并进行了硬件实验验证。实验结果表明，含有可变相位累加器构成的全数字锁相环可拓展系统环路的锁相范围，提高锁相频率，降低系统总功耗，并且不会增加FPGA芯片内部的逻辑资源。由于该锁相环内部信号的传递是并行传输，故可大大提高系统的锁相速度。该锁相环能够作为功能模块嵌入进电子系统芯片中，可广泛应用于通信、电子测量和自动控制等领域。

发表于：8/14/2019 4:08:00 PM

基于APD的2.5D封装中介层自动化设计

基于APD的2.5D封装中介层自动化设计[EDA与制造][工业自动化]

由于高带宽存储器（High Bandwidth Memory，HBM）的高带宽特性，在2.5D封装中介层（Interposer）的版图设计过程中存在大量HBM接口的连线需要手动完成。介绍了如何使用SKILL语言在Allegro封装设计工具 (Allegro Package Design，APD) 中实现HBM接口的自动布线，将原来的手动布线时间从2周缩短到10 min，大大压缩设计周期。

发表于：8/14/2019 3:58:00 PM

行为级模型功能比对验证的自动方法学

行为级模型功能比对验证的自动方法学[模拟设计][其他]

在混合信号芯片设计领域，Verilog/Systemverilog/VHDL等行为级模型被广泛应用于描述模拟和混合信号模块的电路特性，用以帮助实现更快速全面的全芯片功能验证。为了保证正确、有效和全面的全芯片功能验证，电路模块的行为级模型和晶体管级设计之间的功能比对验证(Behavior vs.Schematic，BVS)非常关键。在此之前，利用现有的EDA工具，只能进行逻辑状态的BVS矢量检查，而不能进行实数类型的矢量检查。为了更好地描述模拟和混合信号模块的行为特性，采用了Wreal模型和SV-UDT(Systemverilog-User Defined Type), 因此对EDA工具提出了新的要求，需要其支持实数类型的矢量检查。本文描述了一种行为级模型功能比对验证的自动方法学，基于Cadence XPS仿真器的矢量检查功能，可以同时实现逻辑状态和实数类型的自动比对检查。实数类型矢量检查是向EDA供应商Cadence提出的一种新的概念和需求，且已经在XPS仿真器中成功实现。

发表于：8/13/2019 2:51:00 PM

基于硬件加速器的高性能芯片仿真与验证

基于硬件加速器的高性能芯片仿真与验证[可编程逻辑][通信网络]

展示了一款高性能无线局域网芯片采用硬件仿真加速器进行全芯片仿真与验证的工作。该芯片采用了4发4收多天线、256QAM等技术，最高可以实现1.2 Gb/s的数据吞吐率。由于该芯片设计复杂，规模庞大，只使用传统的软件模拟和FPGA仿真难以实现芯片错误的快速定位与解决。在此情况下，使用硬件仿真加速器Palladium XP提供的全电路仿真方式(In-Circuit Emulation mode，ICE mode)成为了更为有效的方式。在实际应用中一个1 000帧的测试用例可以在20 min内完成，相比传统的软件模拟提高了400倍以上的效率，相比FPGA原型系统验证则能够提供所有所需要的波形供下载分析。该方法大大加快了复杂芯片的设计效率。

发表于：8/13/2019 11:56:00 AM

鳍式场效应晶体管结合自热效应的电迁移分析

鳍式场效应晶体管结合自热效应的电迁移分析[电源技术][其他]

在先进工艺节点下，鳍式场效应晶体管(FinFET)工艺相对于平面技术提供了在功耗、性能与面积上的优势。但相对地，FinFET也会引起局部晶体管电流密度的骤增的问题，这也意味着信号线和电源地网络的金属电迁移可靠性会受到更大的冲击。随着FinFET的热分布对互联金属线的温度影响上升，电迁移失效概率上升的次级效应也由之产生。如今，热效应的影响已经成为了广大设计公司不得不考虑的因素之一，在生产商的引导之下，Cadence Voltus提供了针对热效应带来影响的精准、强大并且灵活的解决方案。基于此点对高平均翻转率的芯片进行热效应影响的检查与分析，并且对电源的结构规划和设计的物理实现进行改进。

发表于：8/12/2019 10:06:00 AM

基于Innovus提升芯片性能的物理实现方法

基于Innovus提升芯片性能的物理实现方法[模拟设计][其他]

对于规模日益增大，工作频率不断增加的高性能芯片设计，性能一直是物理设计的重点和难点。缓冲器的插入是为了最小化信号线延时，进而优化时序，提升性能。描述了使用Cadence Innovus工具建立物理设计流程，减少各步骤间的偏差。同时在此流程的基础上提出二次布局优化方法，在16 nm下，通过一个高性能芯片设计验证了该流程与方法，实例结果表明，设计性能得到很大改善，其中时序优化达85.07%，该流程及方法可有效提升高性能芯片性能。

发表于：8/12/2019 9:49:00 AM

基于深度学习的人脸活体检测算法

基于深度学习的人脸活体检测算法[嵌入式技术][其他]

身份认证技术有了很大的发展，随之不断出现的是各种伪造合法用户信息的欺诈手段。针对这一问题，提出一种基于深度学习人脸活体检测算法，分析了真实人脸和欺诈人脸之间的区别，将真实人脸和照片进行数据去中心化、zca白化去噪声、随机旋转等处理；同时，利用卷积神经网络对照片的面部特征进行提取，提取出来的特征送入神经网络训练、分类。算法在公开的数据库NUAA上进行了验证，实验结果表明该方法降低了计算的复杂度，提高了识别准确率。

发表于：8/2/2019 3:05:00 PM

基于FPGA的深度学习目标检测系统的设计与实现

基于FPGA的深度学习目标检测系统的设计与实现[可编程逻辑][其他]

针对当前深度学习目标检测算法计算复杂度高和内存需求大等问题，设计并实现了一种基于FPGA的深度学习目标检测系统。设计对应YOLOv2-Tiny目标检测算法的硬件加速器，对加速器各模块的处理时延建模，给出卷积计算模块的详细设计。实验结果表明，与CPU相比，CPU+FPGA的异构系统是双核ARM-A9能效的67.5倍，Xeon的94.6倍；速度是双核ARM-A9的84.4倍，Xeon的5.5倍左右。并且，当前设计在性能上超过之前的工作。

发表于：8/2/2019 2:52:00 PM

一种改进的RefineDet多尺度人脸检测方法

一种改进的RefineDet多尺度人脸检测方法[可编程逻辑][安防电子]

针对车站、商场等大型场所中客流量大、背景复杂等原因导致多尺度人脸检测精度低的问题，建立了一种基于RefineDet多层特征图融合的多尺度人脸检测方法。首先利用第一级网络进行特征提取并在不同尺度的特征图上粗略预估人脸位置；然后在第二级中通过特征金字塔网络将低层特征与高层特征融合，进一步增强小尺寸人脸的语义信息；最后，通过置信度和焦点损失函数对检测框进行二次抑制，达到边框的精确回归。实验中将人脸候选区域的宽高比只设置为1:1，以此来降低运算量并提高人脸检测精度。在Wider Face数据集上的实验结果表明，该方法能有效检测不同尺度的人脸，在Easy、Medium、Hard 3个子数据集上测试结果分别为93.4%、92%、84.4%的MAP，尤其对小尺寸人脸的检测精度有明显提高。

发表于：8/1/2019 1:47:00 PM