一种使用Capless LDO结构的片上电容的预估方法-AET-电子技术应用

一种使用Capless LDO结构的片上电容的预估方法

2019年电子技术应用第2期

何洋，马永旺，侯佳力，王小曼，胡毅，冯曦，唐晓柯

1.北京智芯微电子科技有限公司国家电网公司重点实验室电力芯片设计分析实验室，北京100192； 2.北京智芯微电子科技有限公司北京市电力高可靠性集成电路设计工程技术研究中心，北京100192

摘要： 针对集成电路SOC芯片对PIN脚资源的限制以及用于敏感信息防护的安全芯片的应用领域，需要使用片上LDO和片上滤波电容的方案来为内核供电。由于LDO的低带宽导致带来相应速度问题，需要用片上滤波电容来提供数字电路瞬态翻转的能量，要使用纳法级的滤波电容占用极大的芯片面积，使得布局和LDO都在项目后期完成设计，导致芯片布局的迭代次数增加。深刻理解数字电路的工作原理和设计流程，提出了一种全新的设计流程和电容估算方法，在项目前期就完成片上电容的精确预估，从而可以早期进行LDO和芯片布局设计，减少了迭代周期，节省了芯片研发时间，并且通过仿真和测试，验证了提出了估算方法具有较好的预估精度。

关键词： 片上滤波电容无片外电容LDO 布局

中图分类号： TN752
文献标识码： A
DOI：10.16157/j.issn.0258-7998.181851
中文引用格式： 何洋，马永旺，侯佳力，等. 一种使用Capless LDO结构的片上电容的预估方法[J].电子技术应用，2019，45(2)：23-26.
英文引用格式： He Yang，Ma Yongwang，Hou Jiali，et al. A method for on chip capacitor evalueted for capless LDO structure[J]. Application of Electronic Technique，2019，45(2)：23-26.

A method for on chip capacitor evalueted for capless LDO structure

He Yang，Ma Yongwang，Hou Jiali，Wang Xiaoman，Hu Yi，Feng Xi，Tang Xiaoke

1.State Grid Key Laboratory of Power Industrial Chip Design and Analysis Technology, Beijing SmartChip Microelectronics Technology Co.,Ltd.，Beijing 100192，China； 2.Beijing Engineering Research Center of High-reliability IC with Power Industrial Grade， Beijing Smart-Chip Microelectronics Technology Co.，Ltd.，Beijing 100192，China

Abstract： Aiming at the limitation of SOC′s pin number, and in security IC applications, on chip capless LDO and on chip decouple capacitor were preferred for suppling digital cores power. But On Chip Capless LDO′s finite bandwidth limited it responses sharp current pulses existed in digital core, huge on chip decouple capacitors of several nano farads are necessary for these situations. These on chip capacitors occupy significant chip area, so these capacitors must be mapped out in the whole chip floorplan and so did LDO designs. In conventional design flow, the on chip capacitor′s size was confirmed after P&R with power simulations at the late design procedure, which results in iterations of LDO design and whole chip floorplan distribution. A new accurate method was given based on deeply understanding digital circuit how to work in order to estimate the values of on chip capacitors at the early procedure of the flow, so the floorplan of the chip and LDO design could be started earlier, the iteration of these procedure was limited to one time. This method was succeeded applied in one SOC design, the post simulation and test results show that the estimated on chip capacitors are very accurate.

Key words : capless LDO；on chip capacitor；floorplan

0 引言

随着半导体行业不断的发展， SOC芯片处理的功能不断增加，要求SOC芯片具有更为丰富的外设控制接口和通信接口，由于封装、模具、成本等因素限制，芯片只有有限的管脚资源。其中电源和地的管脚占用了相当一部分的引脚资源。如STM32系列芯片^[1]，采用片内LDO方式会省去部分电源管脚，增加管脚资源。

在电力应用、金融交易等工业控制领域，保证信息安全的加密芯片具有广泛的应用。对于该类芯片，其内核电源必须采用内部供电的方式，避免核心安全加密算法受到针对电源和地的侵入式攻击，对数据安全造成极大威胁^[2]。因此必须要采用片上LDO方法给内核供电。

给数字内核供电的片上LDO的负载特征如下：(1)平均功耗和数字电路的工作频率成正比；(2)在时钟翻转沿出现峰值功耗，其他阶段功耗很小，功耗集中在纳秒量级^[3-4]。因此片上LDO必须具有响应到纳秒级的负载变化能力，要求其带宽达到上吉赫兹，在功耗、面积的限制下很难实现，必须并联足够的片上滤波电容。在设计流程上，数字代码冻结进行PR后，仿真出数字电路的功耗，之后再确定片上滤波电容的大小，插入滤波电容后再完成后续验证流程。根据以往的设计经验，片上滤波电容往往达到数纳法的级别，占用了芯片10%~20%不等的面积，这样大的面积占比又会改变芯片的布局，使得设计流程再重新进行迭代，严重的会造成数月的延期，对项目的可控造成极大的影响。

本文针对以上问题，提出了一种使用LDO的片上电容的预估方法，在项目的代码前端设计阶段就引入功耗分析和估算方法，提前评估出片上滤波电容大小，将该电容计入芯片布局，避免了上述迭代，减小项目周期。采用本方法成功设计了一款芯片，芯片性能优良。

1 片上LDO和滤波电容的工作原理

图1给出了一个LDO主体电路和一个滤波电容C_dcp，其中C_dcp为片内电容，p2为输出电压，不引出到芯片的IOPAD上，直接给芯片core供电。该LDO的输出电压为：

其中V_REF为片上基准电压源。I_load为数字电路的功耗，其典型的波形如图2所示。

片上LDO存在p1、p2、p3这些极点，限制了LDO的响应速度。考虑到这些极点的影响，需要运放达到10 GHz的GBW和10 GV/s的SR才能响应纳秒级的毛刺，达到这样性能运放的功耗是难以承受的。因此需要采用片上滤波电容来对纳秒级的瞬态功耗进行处理，片上LDO则负责处理响应速度在百纳秒量级的平均功耗的变化。下文主要具体描述在设计前端阶段，根据设计的规模、应用的工艺库、电路工作频率等信息来估算响应功耗毛刺尖峰的片上滤波电容的设计流程，同时给出按照该流程设计的芯片版图和测试结果。

2 片上滤波电容的估算方法

按照正常设计流程中的功耗统计方法，对片上滤波电容影响最大的数字电路的功耗主要包括综合的数字电路功耗和存储器的功耗这两大部分，因此针对这两部分分别进行阐述。

2.1 综合数字电路功耗

在数字代码设计冻结后，根据芯片的综合结果可以估算出数字电路的门数GateCount值。通过查找数字代码设计的工艺库，查找到标准单元的功耗数据，一般其格式如图3所示，其代表的意义是不同的输入信号转换时间对应的标准单元内部的功耗消耗。

考虑到：功率P=U×I，电荷量Q=I×t，功耗W=P×t=U×I×t，可以推导出电荷：Q=W/U。

通过查找图3中的数据，就可以直接计算出单个标准单元在每次时钟沿翻转时导致的内部电荷量的变化Qinternal。

根据图3的结果，在最短的输入信号转换时间和最小的负载电容下，每次时钟沿翻转消耗的电荷量约为0.001 463 p/1.2=1.216 fC。

综合的数字电路另一部分功耗为开关功耗，定义为每次输出发生变化时数字电路消耗的功耗，其与负载电容的大小直接相关，计算公式为：

要想估算出数字电路的开关功耗，需要知道工作频率，工作电压和负载电容。其中工作频率和工作电压是已知的，负载电容需要估算得出。

单个的标准单元输出负载主要由两部分组成，一部分为后级连接的门的数量(Fanout)，另一部分是连线的寄生电容。在数字代码设计工艺库中可以查到标准单元的输入电容，如图4所示，输入电容的大小约为0.9 fF，如果Fanout=10，则单个标准单元的输出负载为9 fF。

连线的寄生电容和连线的长度相关，同样通过查找工艺库中的数据就可以得到连线的负载电容，如图4所示。该实例中给出了一个100万门的规模，单位电容为0.138 2 fF，如果扇出为4，则负载电容大小为0.138 2 fF×70=9.674 fF。

通过图4给出的相关信息，根据数字电路综合结果预估出的平均扇出、芯片的门数、芯片的翻转率等信息就可以估算出数字电路的开关功耗了，从而可以得到时钟上升下降沿所消耗的电荷量Q_switch，再加上标准单元内部翻转消耗的电荷量Q_internal，从而得到了数字电路消耗的总的电荷量Q_dig=Q_switch+Q_internal。

在项目前期阶段，预估数字电路的规模为60万门，根据数字工具统计出平均的扇出为2，数字电路的翻转率大概为25%。按照上述方法估算出连线平均电容C_wire=3.455 fF，负载门电路的输入电容为1 fF×2=2 fF。

因此Q_internal~1.216 fC×600 000×25%=0.185 nC；Q_switch~(3.255 fF+2 fF)×1.2×600 000×25%=0.98 nC，每次时钟翻转需要提供的电荷量Q=1.165 nC。

2.2 存储器电路功耗估算

图5是典型的RAM存储器的功耗数据，一般以平均功耗的形式给出，事实上RAM的功耗行为和数字电路功耗行为一致，因此需要将其转换为每次翻转消耗的电荷量。

在写模式下，RAM的功耗最大达到37 μA/MHz，RAM在写模式下近似认为所有的功耗都发生在时钟的上升沿阶段，则在该阶段抽取的电量Q_ram=37 μA/MHz×10^-6 Hz×1 s=37 pC。

读模式下RAM的功耗小于写模式下RAM的功耗，并且对同一个时钟沿读、写模式不会同时发生，因此不再计算读写模式下的电量信息。

2.3 片上滤波电容的估算

数字电路每次时钟翻转消耗的电荷量Q_dig=1.165 nC，片上存储器RAM每次时钟翻转消耗的电荷量Q_ram=37 pC，因此总的数字电路每次时钟翻转消耗的电荷量Q_tot=1.165 nC+37 pF=1.202 nC。

按照最终的Signoff标准，瞬态电压的V_drop为20%×V_norm，因此需要总的片上滤波电容的计算如下：

因此在项目前期阶段就可以估算出对于无片外电容的LDO结构的片上系统来说，片上的滤波电容至少需要5 nF的容量。这个电容的面积相当可观，在芯片的布局阶段必须要加入5 nF的电容的位置；另外由于滤波电容的大小已经确定，就可以有针对性地对LDO的性能进行优化设计了，也大大提前了LDO的开发进度。

3 采用片上滤波电容估算方法在实例中的应用

在一款SOC芯片中成功实施了上述方法，在项目起始阶段密切与数字电路设计配合，并根据早期结果预估出需要的片上滤波电容大小为5 nF，以此作为负载，完成了片上LDO的电路设计工作，随之完成全芯片的布局工作，如图6所示。

待数字和后端流程结束后，使用工具提取出的功耗信息对电源电压进行验证。提取出最大的功耗尖峰，分析出该功耗尖峰的电荷量，验证其在电源上导致的压降是否满足要求，如图7所示。在该尖峰下消耗的电荷量为0.84 nC，在5 nF的电容上导致的压降为16.8%，满足设计要求。

图8给出了数字电路全速运行时片上LDO加上滤波电容后整个芯片的供电电压的波形，可以看到在所有情况下输入电压的变化都控制在-18.3%，满足芯片的设计规则，并且电容的大小也没有过设计，未占用过多的芯片面积。

采用该设计流程，后端的布局未再进行修改，项目较类似的其他项目节省了约2个月的设计时间。

4 芯片测试

本芯片已经在40 nm的工艺下流片，芯片的版图如图6所示。芯片经过测试，在所有的工作环境下均运行正常，图9给出了芯片的电源电压的测试结果，可以看到电源电压工作稳定，在轻重负载的切换下电源纹波在±60 mV以内，满足设计需求。

5 结论

针对集成电路SOC芯片对PIN脚资源的限制和安全攻击防护方面的考虑，需要使用片上LDO和片上滤波电容的方案来为内核供电。通过本文提供的设计流程和估算方法，可以在芯片设计初期和数字电路设计同步进行来完成片上滤波电容的大小的预估，并可以同时完成LDO的设计优化工作，能够预先开始进行芯片的布局设计，避免了后期因为电容过大造成的重复迭代次数，节省了项目的研发周期。该设计流程在40 nm的工艺下成功实施，芯片测试结果完全符合设计预期，说明该设计流程可靠并实用，评估方法精确，可以拓展到无片外滤波电容的集成电路芯片设计中。

参考文献

[1] ST Microelectronics Company.STM32 data sheet[Z].2015.

[2] 张海峰，于艳艳.分组密码算法抗功耗攻击和故障攻击的方法[J].电子技术应用，2015，41(5)：50-52.

[3] 菲利普艾伦，道格拉斯霍尔伯格.CMOS模拟集成电路设计[M].北京：电子工业出版社，2011.

[4] 拉扎维.模拟CMOS集成电路设计[M].西安：西安交通大学出版社，2003.

作者信息:

何洋，马永旺，侯佳力，王小曼，胡毅，冯曦，唐晓柯

（1.北京智芯微电子科技有限公司国家电网公司重点实验室电力芯片设计分析实验室，北京100192；

2.北京智芯微电子科技有限公司北京市电力高可靠性集成电路设计工程技术研究中心，北京100192）

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