在当今飞速发展的电子设计领域，高速化和小型化已经成为设计的必然趋势。与此同时，信号频率的提高、电路板的尺寸变小、布线密度加大、板层数增多而导致的层间厚度减小等因素，则会引起各种信号完整性问题。因此，在进行高速板级设计时必须考虑到信号完整性问题，掌握信号完整性理论，进而指导和验证高速PCB 的设计。在所有的信号完整性问题中，串扰现象是非常普遍的。串扰可能出现在芯片内部，也可能出现在电路板、连接器、芯片封装以及线缆上[1]。所以分析串音现象产生的机理以及提出相应的防范措施对于硬件工程师来说具有实际的指导意义，本文正是基于此目的进行研究的。
1 串音产生的机理
    常见的电子电路中，所处理的信号的波长远大于实际电路的物理尺寸，因此PCB上的信号线都被认为是理想的互连线，这在工作频率不高时可以得到足够精度的近似。然而电路工作频率变高时，即工作波长与传输线尺度大小差不多时，以集总模式来描述电路的行为其误差相当大，因此必须以分布参数模式来考虑电路的行为。分布参数模式的做法是将传输线分成很小的片段，每一小片段可用电阻、电容及电感代表小片段的电路行为，将每一小片段整合起来即为整个电路行为。当高频电流通过传输线时，导线将产生热耗，这表明导线具有分布电阻；由于导线间绝缘不完善而存在漏电流，这表明沿线处有分布电导；电流通过导线，在周围产生磁场，即导线存在分布电感；两导线间存在电位差，其间产生电场，则表明导线间存在分布电容。
    串音是一种信号干扰现象，发生于相邻信号线间的电磁耦合，这样就会影响到彼此之间原来信号的大小。相邻的信号之间形成互感与分布电容，电磁耦合就是通过互感或者分布电容将能量转移到彼此临近的信号线上。串音依发生位置可以分为近端串音(near-end crosstalk)和远端串音(far-end crosstalk）。图1为两传输线发生串音的示意图及其等效电路图,两平行线长度为L，驱动线上传送一正沿的脉冲波，假定在X点经由互容和互感会在受干扰线上造成不必要的噪声干扰。驱动线在X点通过分布电容Cm产生一个电流IC流经受到干扰的导线上，此电流将分成两个大小相等方向相反的电流向受干扰线的两个端点流去,而驱动线在X点也通过互感M产生一个电流IL流到受干扰线上,此电流在受干扰线上的方向因楞次定律其方向将与驱动线上的电流方向相反。因此在受干扰线上将有IC-IL的电流流向远端,并且会有IC+IL的电流流向近端。

2 串音仿真及结果分析
    选取FR4为基材的PCB板,介电常数εr=4.2,板厚h=0.8 mm, 耗散因子TanD=0.02；线宽W=1.5 mm,线厚T=0.04 mm, 线长L=112 mm，其中耦合线长为50 mm, 线材的电导率σ=5.8E007。仿真的具体方法是先在HFSS中建立传输线模型,从HFSS中导出S参数文件（*SNP），然后再把S参数模型导入ADS在时域中求得近端及远端串音,如图2所示。在电路仿真中使用50 Ω的电阻进行端接是为了消除末端反射。

2.1上升沿时间对串音的影响
    选取5个上升沿时间分别为100 ps、200 ps、300 ps 400 ps和500 ps 来分析上升沿时间对串音影响的程度。图3是近远端c串扰的波形图。

    从数据表1中可以看到，随着上升沿时间的增大，近端及远端的串音都有减少，但远端串音的减少幅度比较大，造成这一现象主要是上升沿时间与信号的传播延迟有关。由于与串扰相关的电场大部分穿过的是空气，而不是其他介质材料，导致容性串扰比感性串扰小，从而导致远端串扰为负数[2]。数字脉冲沿传输线传播，其上升沿和下降沿将不断地在相邻传输线上感应出噪声。在图4中，驱动线上发送一个信号边沿时，与此同时，近远端产生串音并向相应的方向传播。当信号边沿在TD时刻(TD是传输线的时延)到达驱动线的远端时，驱动信号和远端串扰到达端接电阻。但是，就在信号端接前，被感应传输线上感应出近端串扰，这是最后的串扰分量，直到2TD时刻才会到达近端。这是因为，该串扰始于0时刻，持续时间为2TD（对应于传输线电气长度的两倍）。此外，远端串扰发生在TD时刻，持续时间约等于信号的上升/下降时间。

2.2 跨不连续地平面对串音的影响
　　在地平面上开一个宽w=32 mm、 间隙d=3 mm的槽, 如图5所示。

     为证明开槽的大小对串扰的影响程度，加大槽的宽度从32 mm~52 mm进行对比，串扰的变化程度如图6所示。

    从上面的图形可以看出，地平面上的槽开得越宽，近端和远端的串扰就越严重，产生这一现象的主要原因是传输线的特性阻抗发生了改变。在开槽区域，传输线到地的电容减小而电感量增加从而导致传输线在开槽区域具有较高的特性阻抗进而导致阻抗不连续。正常情况下，信号线的返回路径就在信号线正下方的区域内，然而一旦地平面上有开槽就将使返回路径加大,如图7所示，能量的大部分在槽的边沿处被反射回去，这样就很容易引起线间的噪声[4]。

2.3 驱动模式对串音的影响
    差模与共模的走线其电磁作用的方式是不同的，这两种传输模式的传输线之间的寄生电感与电容的参数也会不一样，这些参数会影响到串扰噪声大小，取上升沿时间Trise=0.3 ns，仿真示意图如图8所示。

    由于信号完整性直接依赖于信号源阻抗和传输线阻抗，而且事实上信号耦合程度和开关模式会使走线的有效特性阻抗发生改变，所以耦合程度和驱动模式将影响串扰噪声的性质[3]。
2.4 中间保护线是否接地对串音的影响
    中间保护线不接地、两端接地以及每隔1/4波长接地三种情况来观察其对串音影响的大小，如图9所示。

    从仿真图10的结果来看，在信号线之间加保护线但又不接地将起不到屏蔽或减小串扰的作用，这主要是因为其中一根信号线产生的反射串扰到中间保护线，而保护线是开路的没有正常地端接起来，所以中间保护线把反射串扰的能量再次耦合到另一根信号线上，因此导致传输线之间的串扰增加。而若保护线接地，则大部分反射串扰就会流向地平面，从而减小信号线之间的串扰耦合，若要严格防止串扰，就要把保护线每隔1/4波长打接地孔[5]，这种接地方式屏蔽效果最好的。
    串音现象在硬件系统中是难以完全消除的，只能设法减小。本文只列出四种影响串音的因素，实际上影响串音的因素很多。通过对这些因素的仿真分析，可以得到如下几种减小串音的方法：
    (1) 用平面作为返回路径,尽量不要跨分割平面走线。
    (2) 在布线空间允许的条件下，尽可能增加信号线之间的间距。一般使线间距大于线宽三倍以上。可以使串音控制在5%以内，这是个经验法则。
    (3) 如果串扰要求严格，信号隔离度要求比较高时，可以采用信号线中间防护布线，但是一定要在保护线两端或者整条线有多处接地孔。
    (4) 尽量减小信号线的耦合长度。
    (5) 良好的阻抗匹配可以大幅度减小串扰反射。
    (6) 使用介电常数低的基板,使用较小介电常数的材料可以使布线间距相同时的串扰减小，或者对相同的串扰指标可以使其布线间距更小[6]。
参考文献
[1] BOGATIN E. 信号完整性分析[M].李玉山,李丽平,译. 北京:电子工业出版社,2006.
[2] HALL S H, HALL G W, MCCALL J A. 高速数字系统设计互连理论和设计实践手册[M]. 伍微,译. 北京:机械工业出版社,2006.
[3] JOHNSON H, GRAHAM M.高速数字设计[M].沈文,朱来文,陈宏伟,等译. 北京: 电子工业出版社, 2007.
[4] LAWDAY G, IRELAND D, EDLUND G. A signal integrity engineer’s companion[M]. Prentice Hall.2008.
[5] MBAIRI F D,Siebert WP, Hesselbom H. On the problem of using guard traces for high frequency differential lines  crosstalk reduction[J]. IEEE Transactions on Components  and Backaging Technologies, 2007,30(1):67-74.
[6] 吴昊，陈少昌，王杰玉.高速数字系统的串扰问题分析[J].现代电子技术，2009,32(1):170-173.