适用于H.264/AVC的去块效应滤波器硬件设计
2009-04-01
作者：李程达，杨尊先
摘 要： 设计了一种适用于H.264/AVC标准的去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" title="去块效应滤波器">去块效应滤波器" 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关键词： 去块效应滤波；H.264/AVC；并行执行
H.264/AVC是最新的国际视频压缩编码标准。为了消除由于编解码器反变换量化后图像出现的方块效应，H.264/AVC引入了去块效应滤波器。在获得高质量图像和压缩效率的同时，去块效应滤波器也达到了解码器计算复杂度的三分之一。究其原因，在滤波过程中，同一像素块内的数据要分别存取4次，频繁地对外部存储器的存取操作成为制约系统处理能力的重要原因[1]。
本文基于一种改进的滤波顺序实现了电路结构，将对像素数据的存取操作与滤波计算并行执行，充分利用了相邻块像素数据之间的相关性，减少了对外部存储器的存取次数，提高了处理能力。
1 算法
H.264/AVC的DCT变换、运动估计都是基于4×4块进行的，因此去块效应滤波也是针对每个4×4小块的边缘（整幅图像边缘除外）进行的。H.264/AVC环路滤波处理以16×16宏块为基本单位，按照光栅扫描顺序进行，滤波时，按照先亮度后色度，从左到右完成垂直边界的水平滤波，再按从上到下的顺序完成水平边界的垂直滤波，每个宏块的滤波顺序如图1所示。其中数字代表滤波顺序，虚线为需要滤波的边界。
对两个相邻4×4块间的边界滤波过程可分为两步，首先确定边界强度Bs，如果其中有一个块采用帧内编码的方式，则边界强度确定为4。如果有一个块采用帧内编码方式且该边界为宏块边界，则边界强度确定为3。如果两个块都不是采用帧内编码的方式，并且有一个块包含有非零变换系数，则边界强度确定为2。当两个块都不含非零变换系数，同时两个相邻块使用不同的参考帧或者运动矢量，则边界强度确定为1，否则边界强度确定为0。色度块的边界强度可以从相应的亮度块中获得。
去块效应滤波只对虚拟边界进行平滑处理，因此在取得Bs之后，只有在Bs不为0同时满足以下条件时，才对边界进行滤波。
|p0-q0|<|α&&|q1-p0|<β&&|q1-q0|<β
其中，α、β是根据量化参数QP产生的滤波门限值。
图2示出了两个4×4像素块边界的8个样点，根据Bs的取值不同，滤波过程分为两种模式，Bs=1、2、3时，对应标准滤波模式，根据QP的值对p0和q0进行限幅操作，对于亮度块还要根据条件对p1、q1进行滤波，Bs=4时对应强滤波模式，其中最多有6个样点值将在滤波过程中得到调整，以去除块效应[2]。
2 去块效应滤波器设计
2.1 中间数据缓存
对一个宏块内所需要滤波的4×4大小的块进行标记，如图3所示，其中小写字母表示相邻的参考块，大写字母表示宏块内的4×4块。
根据图1所示的滤波原则，得到基本的去块效应滤波顺序，如图4(a)所示。在基本滤波顺序中，为了滤波边界1，需要从外部存储器中读取块a、A，滤波计算完后，块a、A将被存入片内SRAM中，以便在滤波边界25和29、5时能够直接从片内取出A，减少对外部存储器的访问。因此宏块内以及宏块相邻的所有4×4小块将被存入片内SRAM中。该顺序不利于尽早得到滤波后的最终结果，增加了对中间数据缓存的需求。对文献[3]提出的滤波顺序进行修改后，得到如图4(b)所示的滤波顺序，该顺序利用了相邻4×4像素块的的相关性，在滤波边界1之后，块A仍然要用于边界2的滤波，因此直接将块A缓存，不存入片内SRAM，每一个4×4块只有在该块的垂直边界滤波之后才存入片内SRAM。垂直滤波的过程与水平滤波类似，只不过像素数据来自本地而不是来自外部存储器。因此片内SRAM的读写次数将减半，由于亮度块与色度块共用片内SRAM暂存中间数据，SRAM的大小也将减少三分之一。
2.2 存取操作与滤波计算的并行执行
为了最大限度地减少对外部存储器的访问，应该避免将中间结果写回外部存储器，只有在滤波结束后将最终结果写回外部存储器。设定滤波器的数据总线为32bit，每次对外部存储器的访问只能存取一个块中同一行的4个像素值，一个宏块滤波总共涉及40个4×4小块，因此对外部存储器的存取访问分别需要40×4=160个时钟周期[4]。考虑到下一宏块的左相邻块像素值来自当前宏块边界29、30、31、32、39、40、47、48滤波计算后的结果，可以把它们作为中间结果存入片内SRAM中，下一宏块的左相邻块像素值来自本地，从而使得对外部存储器的取数操作减少8×4=32个时钟周期。
由于对外部存储器的存取操作和滤波计算都是针对一个4×4块中一行的像素点进行，因此可以将对外部存储器的存取操作和滤波计算并行执行，以此减少滤波所需要的周期数。对于如图3和图4(b)所示的亮度块，从外部存储器读取块A~P和e~h的操作可以和垂直边界1-16以及水平边界17、21、25、29的滤波计算过程并行执行。将滤波后的块A、E、I、B、F、J、C、G、K存回外部存储器的操作可以和水平边界18、19、20、22、23、24、26、27、28的滤波计算并行执行。此外，需要缓存已滤波的块D、H、L、P，使下一宏块的左相邻块像素值来自本地，因此可以将块e、f、g、h滤波后的结果存回外部存储器的操作与缓存D、H、L、P的过程并行执行。
2.3 电路结构
根据2.1和2.2中确定的算法原则，H.264/AVC去块效应滤波器结构设计如图5所示(虚线为控制信号，实线为数据流)。滤波器主要由六部分组成，通过MUX实现对数据通路的控制。
参数缓冲器：缓存从总线上读取的参数信息，包括左相邻宏块、上相邻宏块和当前宏块的块信息。
边界强度及索引生成器 ：在滤波计算的同时，根据参数缓冲器中的信息并行地计算边界强度Bs和IndexA、IndexB等滤波参数信息，用来控制边界滤波器滤波模式的选择。
边界滤波器：根据滤波参数选择标准滤波、强滤波、不滤波模式，对平行输入的8个像素点共32位像素值进行计算，然后平行地输出结果。在控制器的控制下，通过和它连接的Buffer、转置寄存器组T，水平滤波和垂直滤波可共用此单元。
Buffer：用于暂存相邻4×4像素块滤波过程中所产生的中间数据。
SRAM0、SRAM1:两个片内SRAM均为双口SRAM，其中SRAM0用于缓存当前宏块垂直边界滤波后的中间数据，亮度块和色度块可共用此SRAM，因此大小为16×4×32=64×32bit。SRAM1中一部分空间分时地缓存左相邻块滤波前数据、左相邻块滤波后数据以及当前宏块的右边四列滤波后数据，大小为8×4×32=32×32bit。SRAM1中另一部分空间存储上相邻块滤波后的数据，亮度块和色度块可共用此空间，大小为4×4×32=16×32bit。
控制器:为去块效应滤波器各功能部件提供控制信号，控制滤波器的滤波流程。
2.4 电路工作过程
对于图3中的亮度块（色度块的滤波过程与亮度块相似），水平滤波以边界1、2、3、4为例，步骤如下：
(1)从SRAM1中取出a,从外部存储器中取出A，完成边界1的滤波，同时将a的结果存入SRAM1中，缓存A的中间数据；
(2)从外部存储器中取出B，完成边界2的滤波，缓存B的中间数据，同时将A存入SRAM0中；
(3)从外部存储器中取出C，完成边界3的滤波，缓存C的中间数据，同时将B存入SRAM0中；
(4)从外部存储器中取出D，完成边界4的滤波，缓存D的中间数据，同时将C存入SRAM0中；
(5)将D存入SRAM0中，同时将a的最终结果从SRAM1中取出存入外部存储器。
边界5～16的滤波过程与上述类似。在垂直滤波过程中，以边界17、18、19、20为例，步骤如下：
(1)从外部存储器中取出e，从SRAM0中读出A，完成边界17的滤波，缓存A的中间数据，同时将e的结果存入SRAM1中；
(2)从SRAM0中取出E，完成边界18的滤波，缓存E的中间数据，同时将A的结果存入外部存储器；
(3)从SRAM0中取出I，完成边界19的滤波，缓存I的中间数据， 同时将E的结果存入外部存储器；
(4)从SRAM0中取出M，完成边界20的滤波，缓存M的中间数据，同时将I的结果存入外部存储器；
(5)将M的最终结果存入外部存储器。
边界21～28的滤波过程与上述类似。为了实现下一待滤波宏块左相邻块像素数据来自本地，边界29、30、31、32的滤波过程如下：
(1)从外部存储器中取出h，从SRAM0中取出D,完成边界29的滤波，缓存D的中间数据，同时将h的结果存入SRAM1中；
(2)从SRAM0中取出H，完成边界30的滤波，缓存H的中间数据，将D的结果存入SRAM1中，同时将e的结果从SRAM1中取出存入外部存储器；
(3)从SRAM0中取出L，完成边界31的滤波，缓存L的中间数据，将H的结果存入SRAM1中，同时将f的结果从SRAM1中取出存入外部存储器；
(4)从SRAM0中取出P，完成边界32的滤波，缓存P的数据，将L的结果存入SRAM1中，同时将g的结果从SRAM1中取出存入外部存储器；
(5)将P的结果存入SRAM1中，同时将h的结果从SRAM1中取出存入外部存储器。
3 实现结果
用Verilog HDL语言对本文提出的电路结构进行RTL级描述，采用Synopsys的Design Compiler在SIMC 0.18μm CMOS单元库下综合，最大限制频率为80MHz时，门数为21k。本设计在仿真时采用JVT提供的JM8.6 C程序产生码流进行了测试，RTL级模型的仿真结果和C程序的运算结果一致，仿真显示，处理一个宏块需要286个时钟周期。从表1的比较结果来看，本设计在处理能力上优于文献[4]、[5]的同类设计，其中处理能力是指对1 280×720分辨率的图像进行处理。本设计与文献[4]的设计均可满足对HDTV图像的实时处理(1 280×720，60f/s)，但本设计的电路规模减少12.5%，处理能力提高了24.7%。
本文提出了一种适用于H.264/AVC的去块效应滤波算法及其电路结构。通过改进滤波顺序，将对外部存储器的存取操作与滤波计算并行执行，使下一待滤波宏块左相邻块像素数据来自本地等措施，增加了数据访问效率。实现结果表明，本设计电路规模为2.1万门，能够以77.7帧/s的帧率对分辨率为1 280×720的图像进行滤波处理。与同类设计相比，本设计电路规模小、处理能力高，可方便用于H.264/AVC编解码芯片中，也可作为IP核嵌入到特定目的的处理器或DSP中。
参考文献
[1] Drafl ITU-T recommendation and final drafl intemational standard of Joint video specification(ITU-T Rec.H.264/ISO/lEC 14496-10 AVC)，Geneva，Switzerland，2003(6).
[2] KHURANA G，KASSIM A A，CHUA T P，et al.A pipelined hardware implementation of In-loop deblocking filter in H.264/AVC.IEEE transactions on consumer electronics，vol.52，No.2，2006(5).
[3] CHENG C C，CHANG T S.An hardware efficient deblocking filter for H.264/AVC.IEEE consumer electronics，2005.ICCE.2005 Digest of Technical Papers. International Conference on 8-12.2005(6).
[4] SHENG B，GAO W，WU D.An implemented architecture of deblocking filter for H.264/AVC.IEEE Int′l Conf.on Image Processing，vol.1，2004.665-668.
[5] HUANG Y W，CHEN T W，HSIEH B Y，et al.Architecture design for deblocking filter in H.264/JVT/AVC.IEEE Int′l Conf.on Multimedia and Expo，2003.