赛灵思在努力帮助设计人员提高工作效率的同时，不断改进产品、IP 以及设计工具。我们将在此报告自 2011 年 7 月起，有关旗舰 FPGA 开发环境、ISE®设计套件以及赛灵思 IP 核的当前最新更新情况。产品更新包括 ISE 设计套件三个版本（逻辑、嵌入式和 DSP）的功能显著增强与新增特性。安装最新的 ISE 工具可以很轻松确保您实现最佳设计结果。ISE 设计套件更新版本可从赛灵思下载中心下载，网址：www.xilinx.com/cn/download。如欲了解更多信息或下载 30 天免费 ISE 评估版，敬请访问：www.xilinx.com/cn/ise。
　　
新型导航器
　　一种被称为文档导航器的全新应用程序支持简单易用的下载、搜索与通知功能，允许用户从一个地方查看和管理赛灵思设计文档（软件、硬件及 IP 等）。如欲试用目前提供的最新赛灵思文档导航器公开测试版，敬请点击此链接下载：www.xilinx.com/cn/support。
　　
ISE 设计套件：
　　逻辑版本
　　Front-to-Back FPGA 逻辑设计
　　最新版本编号：13.2；最新发布日期：2011 年 7 月；前一版本：13.1；最新补丁下载 URL：www.xilinx.com/cn/download。
　　
升级版亮点：
　　在不断向真正针对 Spartan®-6、Virtex®-6 与 Virtex®-7 系列 FPGA 的即插即用 IP 发展过程中，最近重新设计的 PlanAhead™ 及 IP 套件用户界面帮助 SoC 设计团队提高了工作效率。此外，最新 ISE 设计套件通过业界领先的具有 200 万逻辑单元的 Virtex-7 2000T 器件将性能提高多达 25%。
　　
PlanAhead 设计和分析工具：
　　赛灵思进一步增强了图形用户界面 (GUI)，可为最新用户与高级用户提供直观易用的环境。全新时钟域互动报告可分析时钟域之间的时序路径。PlanAhead 13.2版另外还提供针对实现后调用 TRACE 的功能以及工具使用诀窍的日语与中文本地化。
　　
　　团队设计：使用 PlanAhead 的团队设计方法可以让团队并行工作，从而解决多名工程师同时参与同一项目的难题。团队设计流程建立在 ISE 12 设计套件中提供的设计保存功能基础之上，不但可提供更多功能，而且还可帮助您根据设计已完成部分锁定早期实现结果，无需等待其他设计团队成员。该项新功能有助于加快设计剩余部分的时序收敛和时序保存，从而提高整体工作效率，减少设计迭代。
　　
　　赛灵思功耗估计器 (XPE) 与功耗分析器 (XPA)：这些工具现在可提供更高的功耗估算功能，而且 XPA 还采用无矢量活动传递算法。
　　
ISE 设计套件：
　　嵌入式版本
　　集成型嵌入式设计解决方案
　　最新版本编号：13.2；最新发布日期：2011 年 7 月；之前版本：13.1；最新补丁下载 URL：www.xilinx.com/cn/download。
　　
升级版亮点：
　　所有 ISE 设计套件版本均包含上述逻辑版本具有的增强功能。以下是嵌入式版本特有的增强功能。
　　
　　赛灵思 Platform Studio (XPS)：该软件拥有众多增强功能，可支持 Kintex™ KC705 平台以及基于单通道或双通道 AXI4 的 MicroBlaze™ 设计。Base System Builder 采用最新双页面设置，支持更简单的配置。Create/Import IP 向导目前支持 AXI4、AXI-Lite 以及 AXI4-Stream IP。
 　　
　　SDK 增强：赛灵思已将软件开发套件更新至 Eclipse 3.6.2 和 CDT 7.0.2 版本，可在该开源平台上实现高稳定性与增强功能。MicroBlaze v8.20a 支持目前提供可实现 AXI 高速缓存互连的 512 比特数据位宽。
　　
　　IP 增强：该版本不但包含最新 AXI PCIe™ 与 QuadSPI IP，而且还提供改进型 AXI V6 DDRx 读／写判优功能。
　　
　　EDK 整体增强：嵌入式开发套件现提供在项目浏览器 (Project Navigator)、赛灵思 Platform Studio (XPS) 与SDK 中一致的 SDK 工作区选择行为方式。
　　
ISE 设计套件：
　　DSP 版本
　　支持高性能的 DSP 系统
　　最新版本编号：13.2；最新发布日期：2011 年 7 月；之前版本：13.1；最新补丁下载 URL：www.xilinx.com/cn/download。
　　
升级版亮点：
　　所有 ISE 设计套件版本都包含上述逻辑版具备的增强功能。DSP 版特有的是：13.2 版可提供适用于 Kintex KC-705 平台的硬件协同仿真支持。
　　
　　此外，CIC Compiler 还提供 24 比特输入位宽，而最新 Divider Generator 则具有支持 64 比特的运算元。
　　
赛灵思 IP 更新
　　IP 名称：ISE IP Update 13.2 版；IP 类型：全部
　　
　　目标应用：赛灵思不但开发 IP 核，而且还能够与第三方 IP 提供商协作，缩短客户的产品上市时间。赛灵思 FPGA 与 IP 核的强大组合可提供堪比 ASSP 的功能与性能，而其灵活性使 ASSP 难以望其项背。
　　
　　最新版本编号：13.2；最新发布日期：2011 年 7 月；最新版本访问 URL：www.xilinx.com/cn/download。
　　
　　相关信息 URL：www.xilinx.com/cn/ipcenter/coregen/updates_13_2.htm
　　
　　安装说明：www.xilinx.com/cn/ipcenter/coregen/ip_update_install_instructions.htm
　　
　　该版本所有 IP 列表：www.xilinx.com/cn/ipcenter/coregen/13_2_datasheets.htm
　　
升级版亮点：
　　一般而言，针对 Virtex-7、Kintex-7、Virtex-6 与 Spartan-6 器件系列的所有 IP 核目前都支持 AXI4 接口。此前推出的 IP 版本仅继续支持 Virtex-6、Virtex-5、Virtex-4、Spartan-6 与 Spartan-3 器件系列相应内核的早期接口。从 13.1 版起，所有 ISE CORE Generator™ IP 都支持 Kintex-7 与 Virtex-7 器件。13.2 版新增了以下新 IP 核。
　　
　　AXI 基础架构 IP：多种新内核可简化采用 AXI4、AXI4-Lite 或 AXI4-Stream 接口创建设计的工作。
　　• AXI Interconnect LogiCORE™ IP v1.03 可将一个或多个 AXI4 存储器映射主器件连接到一个 AXI4 从器件上。AXI 互连的接口数据位宽为 32、64、128、256、512 或 1024 比特，支持 12~64 比特的地址位宽。用户现在可使用 CORE Generator 生成的 MIG 与 AXI 互连 IP 实现 DDR2 或 DDR3 SDRAM 多端口存储器控制器。
　　
　　• Cadence Design Systems 为赛灵思开发的 AXI 总线功能模型 (BFM) v1.9 可帮助赛灵思客户验证和仿真与 AXI IP（他们正在开发）的通信。CORE Generator 中的 AXI BFM IP 提供测试台与脚本示例，可为 AXI3、AXI4、AXI4-Lite 与 AXI4-Stream 主从器件演示 BFM 测试编写 API 的使用。
　　
　　• AXI Direct Memory Access (DMA) LogiCORE IP v4.00 提供可在系统存储器 (AXI4) 与AXI4-Stream 目标 IP 之间传输包数据的高灵活接口。AXI DMA 提供分散／收集的可选支持，可减轻 DMA 传输与描述符（其可排队等待预提取传输描述符，使主 DMA 控制器能够发送不间断传输请求）的处理器管理工作。
　　
　　音频、视频与图像处理 IP：Video Timing Controller v3.0 目前支持 AXI4-Lite 接口以及 Virtex-7 与 Kintex-7 器件系列。Triple-Rate SDI IP 新增了 Spartan-6 支持。
　　
　　支持 AXI4 接口的其它 IP：赛灵思已将提供生产 AXI4 接口支持的 CORE Generator IP 更新至最新版本。
　　
　　更多支持详情，敬请访问：www.xilinx.com/cn/ipcenter/axi4_ip.htm。
　　
　　有关 赛灵思 AXI4 支持的基本信息，敬请访问：www.xilinx.com/cn/axi4.htm。