虽然以太网协议在上述应用领域使用非常普遍，但是由于其不确定性，不能在重要安全系统中实现冗余保护，因此在工业自动化市场上的应用增长比较缓慢，如图2所示。而以太网技术的进步，例如速率的提高、扩展规范以支持冗余链路等，使得工业自动化设备供应商再次关注以太网技术，认为它是使用现有设备实现标准化工业网络的低成本、高性能、可灵活更新的解决方案。然而，这些生产商仍然需要灵活的解决方案来支持现有的现场总线协议，例如Modbus、PROFIBUS和SERCOS I/II等，同时能够过渡到EtherCAT、PROFINET和SERCOS III等更高级的工业以太网协议。

　　随着系统互联需求的增长，PCI Express(PCIe)规范已经大大提高了带宽，目前的PCIe Gen 2支持5 Gb/s的带宽速率，而今后的PCIe Gen 3将支持8 Gb/s的带宽速率。随着性能和灵活性的提高，PCIe规范再次成为芯片至芯片、电路板和背板互联的主要协议。这也促使设计人员在PC以外的应用中使用PCIe协议，例如通信设备、I/O扩展器和嵌入式应用等。
　　虽然不同的工业和应用领域都使用了高速串行接口，而推动技术创新的关键需求都非常相似。各个应用领域一直要求降低成本，提高性能，同时能够与不断发展的标准保持同步。系统越靠近最终用户侧，对成本和功耗就越敏感，收发器带宽、速率和通道数量也趋于减少。此外，随着实际应用中处理需求的变化，器件密度和特性的关系也在不断变化。而且，在目前市场越来越大的压力下，设计团队规模不断减小，可使用的资源也逐渐减少了，因此，非常有必要进一步提高集成度。
带有收发器的FPGA系列器件
　　解决这些关键市场需求以及设计挑战的最佳解决方案是采用系列可编程器件，这些器件具有高性能并行处理能力，提供嵌入式高速串行收发器，例如Altera公司提供的40 nm Stratix IV和Arria II GX FPGA以及HardCopy ASIC等。基于台积电(TSMC)业界领先的40 nm工艺，Altera采用了同样成熟可靠的收发器体系结构来开发带有收发器的Stratix IV和Arria II GX FPGA以及HardCopy ASIC，在每一器件中，集成收发器模块针对目标应用进行了优化。这种体系结构非常适合宽带串行接口应用。
　　对于GPON、IP DSLAM、远程射频前端等对成本和功耗敏感、又需要很多功能的应用，Arria II GX系列提供低密度到中等密度范围的器件，其最大收发器数据速率达到3.75 Gb/s。对于性能要求较高的无线基站、高端路由器和军用雷达高级传感器等应用，Stratix IV GX FPGA提供最大的密度、最好的性能以及最低的功耗，收发器速率高达8.5 Gb/s，48个收发器提高了带宽，其丰富的功能可支持背板应用和高速协议，其优异的信号完整性保证了与PCIe Gen2和CEI-6等协议的兼容性。Stratix IV GT具有业界最高的11.3 Gb/s收发器数据速率，支持40 Gb/s/100 Gb/s以太网应用。HardCopyIV GX ASIC满足了对成本和功耗敏感的大批量应用需求。其性能与用作原型开发器件的Stratix IV GX FPGA相当。Altera这种独特的设计方法基于统一的工具包，实现了从FPGA原型开发到完整ASIC的解决方案，支持集成了6.5 Gb/s收发器的低风险ASIC。
支撑系列产品的关键技术
　　系列产品的主要优势是采用通用逻辑和收发器体系结构，综合考虑了性能、功耗和成本。这样，就可以重新使用已有工艺代的技术，逐步进行改进，发挥每一新工艺节点的优势，同时进行技术创新，满足技术重用无法实现的需求。部分关键技术包括工艺技术、支持可编程功耗技术的功耗和性能优化措施、支持预加重和均衡的高速收发器，以及在PCIe等协议上应用硬核知识产权(IP)等。
工艺技术和40 nm的优势
　　与之前的65 nm节点以及最近的45 nm节点相比，40 nm工艺有很大的优势。最显著的一点在于其具有更高的集成度，半导体生产商可以在更小的管芯中集成更多的功能，生产出密度更高的器件。40 nm工艺缩短了逻辑门长度，提高了性能。40 nm的阻抗进一步减小，从而提高了驱动能力，实现了性能更好的晶体管。应变硅技术的应用使电子和空穴的移动能力提高30%，晶体管性能也相应提高近40%，从而使整体性能得以提高。
功耗和性能优化
　　虽然密度和性能的提高非常有意义，但是，当今系统开发人员在设计中需要着重考虑的问题是功耗。40 nm节点在功耗上也有一定的优势，与45 nm相比，更小的工艺尺寸导致动态功耗的杂散电容减小了15％。
　　但是，工艺尺寸的降低却增大了待机功耗。Altera使用多种方法来降低静态功耗，包括多阈值晶体管、长度不同的晶体管沟道、三重氧化等，并且在配置逻辑等对性能要求不高的FPGA区域综合考虑性能和功耗。除了常用的电路设计方法，Altera还引入了65 nm Stratix III FPGA的可编程功耗技术来降低静态功耗。该技术使静态功耗降低了70%，在设计中以最低的功耗自动实现最好的性能。这一创新技术利用了这一事实——在典型设计中，全部逻辑中只有很少一部分用在关键时序通道上。Altera的Quartus II开发软件自动确定设计中每一通道的松弛余度，通过调整晶体管的反向偏置电压，将晶体管自动设置为合适的模式——高性能或者低功耗。
高速串行收发器
　　Altera的高速收发器模块在物理介质附加(PMA)和物理编码子层(PCS)使用通用体系结构，如图3所示。根据设计要求，可以旁路PCS中的模块。