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54 Mb/s NRZ时钟数据恢复电路的设计与实现

2009-07-06
作者:段吉海,秦志杰,古 鸽,归发弟

    摘  要: 提出一种采用双环路的时钟数据恢复电路,电路采用改进型Hogge鉴相器;鉴相环电荷泵充放电电流为13.06 μA,改善了输出时钟的抖动影响;压控振荡器采用四级环型振荡结构,由伪差分结构延迟单元组成,降低了系统电路设计难度,减小了VCO的增益。通过Cadence软件的Spectre工具仿真,能够顺利地从54 Mb/s的非归零码数据中提取出54 MHz的同步时钟,时钟占空比为50%,满足设计要求。 

    关键词: 时钟恢复;Hogge型鉴相器;电荷泵;压控振荡器

 

    无线局域网络WLAN(Wireless Local Area Network)是便利的数据传输系统,它利用射频RF(Radio Frequency)技术,取代旧式的双绞铜线所构成的局域网络,用户利用简单的存取架构便可使用无线局域网络。无线局域网是利用无线技术实现快速接入以太网的技术。从IEEE 802.11a、IEEE 802.11b到目前的IEEE 802.11g,无线技术在性能、价格各方面均超过了蓝牙、HomeRF等技术。DSSS/CCK和OFDM是IEEE 802.11g标准物理层应用的两种方式,其最大数据传输速率达到了54 Mb/s,已逐渐成为无线接入以太网应用最为广泛的标准[1]。本文根据无线局域网络IEEE 802.11g标准,设计了一种时钟数据恢复电路。电路能够从54 Mb/s的非归零码数据中提取出54 MHz的同步时钟,用于恢复数据。 

1 电路系统结构 

    本文设计的时钟恢复电路采用了如图1所示的双环路结构[2]。首先压控振荡器(VCO)产生的时钟要达到一定的频率,时钟数据恢复电路中鉴相环才能开始工作,通过频率检测器可以检测VCO的频率。当频率偏差很大时,锁频环路工作,而锁相环路不工作;当VCO的振荡频率达到要求范围时,频率检测器会输出控制信号来关闭锁频环路,而锁相环路开始工作,开始恢复数据中的时钟。本文在传统时钟数据恢复电路的基础上,进行了较大的改进:(1)通过使用双环路改进了锁相环的锁定频率范围,引入额外参考时钟,扩大了频率捕获范围,加快了锁定时间;(2)采用改进的Hogge鉴相器,较之普通Hogge鉴相器减小了输出时钟的抖动,解决了提取时钟的稳定性;(3)采用了伪差分结构的压控延迟单元,减小了设计电路的难度,节省了芯片面积。 

 

 

2 电路系统设计 

    本文设计的时钟恢复电路,由锁频环路和锁相环路组成,其中还包括一个辅助的频率检测器。锁频环路和锁相环路共用一个低通滤波器和压控振荡器,其中锁频环路的性能决定了频率捕捉范围,锁相环路性能的优劣决定了恢复时钟质量。为了降低时钟的抖动影响及增强系统的稳定性,各组成模块都需要特别的设计。 

2.1 鉴相器 

    由于NRZ码数据的跳变沿不规整,会出现连“0”和连“1”的状态,而比较信号为规整的时钟信号,所以普通的鉴频鉴相器不能直接用于鉴相环中进行时钟恢复。普通Hogge鉴相器的鉴相效果跟数据内容有关,一旦输入数据信号中为长连“1”或长连“0”时,捕获好的时钟将会锁定状态点,直到数据信号中跳变沿再次到来后才能重新锁定;当环路锁定时,对于输入数据的每次转换,超前和滞后信号都会有脉冲输出(脉冲宽度相同),由普通Hogge鉴相器和电荷泵构成的组合会在VCO的输入端产生一个电压波纹,会影响VCO的输出频率,引起输出时钟信号抖动[2]。 

    本文结合普通Hogge鉴相器,采用如图2所示的改进型Hogge鉴相器[3]。当锁定时,时钟信号上升沿对齐码元数据的中心位置,VCO输入端产生的正负电压波纹相互抵消,控制电压为一确定平均值,其噪声性能优于传统的Hogge鉴相器。

 

 

2.2 电荷泵设计 

    电荷泵在锁相环中占有很重要的地位,对于系统采用的改进Hogge鉴相器,当提取时钟锁定时,要求充放电电流匹配良好。本文设计的电荷泵电路如图3所示,电路中有效解决了充放电电流匹配问题,同时采用自举技术,降低了电荷共享的影响。 

 

 

    图3中M17~M24组成电荷泵电路的电流源电路,M21~M24为启动电路。电流源晶体管PMOS管M8、M9和电流沉晶体管NMOS管M10、M11采用大尺寸晶体管,有效地减小了晶体管阈值电压不匹配并降低了沟道长度调制效应。同时采用了一种等效电容的电位跟踪输出电位的方法来降低电荷泵电路的电容效应对输出的影响,从而降低输出时钟的jitter效应[2],[4];在电荷泵的输出端和两个电流源之间引入由运算放大器组成的电压跟随器(由M12~M16组成)。由于B点总是跟踪A点电位,当充电放电开关M0、M1关断,M2、M3打开时,B点电位通过M2、M3将C、D点钳位,使得C、D点电位保持不变,从而保证M2、M3下次打开时不会出现瞬间大电流。C、D两点电位的稳定同时减小了M0、M1的栅极电容,缩短了M0、 M1的开启时间。由于C、D点始终受到A点电位的控制,当M0或M1开启时A点电位起伏减小,同理可以分析出E,F点也受到A点电位的控制,当M4或M5开启时A点电位起伏减小。电荷泵输出“vctrl”将变得更加平滑,压控振荡器的输出频率更加稳定,输出时钟的抖动减小。在锁定时,电荷泵各节点的电压保持恒定,而不会发生周期性充放电的情况,有效解决了电荷共享问题。图4所示为本文设计的鉴相环路电荷泵在输出电压“vctrl”变化下的充放电电流。 

 

 

    从图中可以看出在中心振荡频率点处(vctrl=0.7 803 V)的充放电电流为13.06 μA;在vctrl=0.7 803 V附近(0.6~1.0 V范围内),vctrl输出电压的变化对电荷泵充放电电流的影响不大,充放电电流基本相等,电荷泵的充放电电流匹配良好,保证了鉴相器增益为常数,满足了设计的要求。相应地,在设计VCO时,控制电压应该工作在0.6~1.0 V范围。 

2.3 压控振荡器设计 

    单端延迟单元的延迟时间容易受到电源电压噪声和衬底耦合噪声的干扰,而差分延迟单元则可以在一定程度上抑制这类噪声[5]。本文应用一种交互式耦合延迟单元。它由两个单端共源放大器通过一个互耦对耦合而成,互耦对在两个输出之间引入正反馈,使得两个输出信号同步变化,产生理想的差分输出,而互耦对的正反馈可以使输出宽摆幅电压。使用互耦对的另外一个好处是可以提高节点电压转换速度,有利于提高相位噪声性能[6]。传统的差分延迟单元有一个尾电流源,这在压控振荡器设计时需要设计精确的偏置电路,使系统设计增加了难度。在此基础上,为了改进传统差分延迟单元的缺点、降低噪声,本文应用一种不带尾电流源的差分延迟单元[7],如图5所示。这使得在设计压控振荡器时,不用设计精确的偏置电流源,而且每个延迟单元少了一个管子,减小了芯片面积并提高了压控振荡器的稳定性。

 

 

    如图5所示,本设计的压控延迟单元由8个管子组成,其中交叉耦合的PMOS管M0、M1确保在没有尾电流的情况下延迟单元能实现差分操作,提供负阻补偿输出消耗使振荡器振荡,并且,M0、M1管组成的锁存作用有利于VCO减少抖动;辅助PMOS管M4、M5用于控制VCO的振荡频率,调节两管的栅极电压,改变跨导值,从而改变输出电压的频率。二极管连接的M2、M3保证了在M4、M5管导通的情况下,控制振荡器振荡。 

    本文设计的时钟恢复电路不仅要对数据提取同步时钟,还要产生432 MHz的同步高频基准时钟,所以选择VCO的中心频率为864 MHz,采用4级差分延迟单元组成的压控振荡器实现。每级的延时单元通过控制PMOS管改变其等效跨导来调节延时,从而控制振荡频率,考虑到工艺,电源电压环境中PMOS管电阻两端的电压Vgs在-0.6 V~-1.2 V之间调节线性度较好,充分考虑电荷充放电电流在控制电压为0.6~1.0 V范围内基本相等,所以选择控制电压Vc线性工作范围为0.6~1.0 V。由于实际仿真时受到寄生参数等因素的影响,经过反复调节每个管子的尺寸和模拟验证,改变各管子的宽长比值,将线性度好的曲线调节到工作范围的中间,通过Cadence软件的Spectre仿真,可以得到如图6所示压控振荡器的压控曲线。从图6中可以看出该曲线在0.6~1.0 V之间的线性度很好,并且当输出频率为864 MHz时,控制电压Vc=0.7 803 V在调节范围的中间附近位置,VCO具体的工作参数为:Fmin=736.377 MHz;Fmax=1 065.9 MHz;Vmax=1.2 V;Vmin=0.6 V;Kvco=-318 MHz/V,前边负号表示设计的压控振荡器具有负压控特性。图7所示是Vc=0.7 803 V时,4级差分延迟压控振荡器振荡输出未经过波形整形电路所得的864 MHz摆幅较大的差分正弦波形。 

 

 

 

3 时钟恢复电路仿真结果 

    对于本文设计的时钟提取电路,采用0.18 μm标准CMOS工艺实现,电源电压为1.8 V,使用Cadence软件的Spectre仿真工具仿真。时钟数据恢复电路最终的仿真波形图如图8所示,图中上方波形为输入的54 Mb/s的NRZ数据信息,中间为电路提取的时钟波形,下方波形为由提取的时钟对数据的再定时;所设计的电路在输入数据为连“0”和连“1”的状态下,也能够从数据中准确无误地提取出数据时钟。 

 

 

    本文设计了一个基于无线局域网传输数据速率为54 Mb/s的时钟恢复电路,由于在结构上采用了双环路,加快了锁定时间,解决了时钟恢复电路捕获范围过小的问题;在电路上采用了改进型的Hogge鉴相器,用与之对应的电荷泵采用自举技术和等效电容的电位跟踪输出电位的方法,消除了传统电荷泵电路的电压跳变现象,有效减小了恢复时钟的抖动影响;在设计压控振荡器的同时,采用伪差分结构延迟单元,有效地抑制了电源噪声,减小了系统电路的复杂度,增加了系统的稳定性,减小了系统芯片的面积。 

参考文献 

[1] 韩旭东,张春业,曹建海.IEEE802.11g研究综述[J].标准与技术追踪,2004(1):24-29. 

[2] 李学初,高清远,陈浩琼,等.CMOS集成时钟恢复电路设计[J].电子与信息学报,2007,29(6):1496-1499. 

[3] THOMAS H L,JOHN F B.A 155 MHz clock recovery delay and phase-locked loop[J],IEEE Journal of Solid State Circuits,1992,27(12). 

[4] 吴宏,陈吉华,陈怒兴.高性能锁相环中电荷泵电路研究[J].计算机工程与科学,2006,28(4):71-73. 

[5] PARK C H,KIM B.A low-noise 900 MHz VCO in 0.6 μm  CMOS technology[J].IEEE J SSC,1999,34(5). 

[6] 池保勇,余志平,石秉学,等.CMOS射频集成电路分析与设计[M].北京:清华大学出版社,2006. 

[7] 唐世民.适用于半速率CDR改进型VCO的设计与实现[J].半导体技术,2007,33(1):35-38.

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