摘 要： 针对扩频调制信号低功率谱密度的特点，讨论了一种基于FPGA和ADS8364的适于扩频通信系统的高速高精度数据采集方案。采用“自上而下”的设计思想和“自下而上”的实现流程，将整个系统划分为特定功能模块进行优化设计，详细介绍了各模块的设计方法和实现步骤。
　　关键词： 数据采集； 扩频通信； FPGA； ADS8364 

　　无线扩频网络技术由于具有抗干扰能力强、隐蔽性好、容易实现多址传输等优点而在移动通信、无线数据通信等领域得到越来越广泛的应用^[1]。正是由于其低功率谱密度、低幅度的特点，因此数据采集精度格外重要；又由于其宽频带特性，伪码传输速率很高，因此对数据采集速度也提出了较高的要求。常采用的以单片机和DSP作为控制器的数据采集方案难以同时满足以上两个条件。FPGA具有大量I/O管脚和较强的带载能力，内部资源丰富，处理速度快，器件内部信号延时小、功耗低、效率高^[2]，从而能有效提高信号完整性并具有较强的抗干扰能力。因此，充分发挥FPGA的优点，不仅在速度上能满足高速数字信号处理的要求，而且可编程资源也大大增加，能满足在系统级集成方面的需要，可提高系统的灵活性和适应性，具有广阔的应用前景和深远的现实意义。下面针对扩频通信的特点、ADS8364的工作原理和系统主要逻辑控制部分的FPGA实现方法等分别予以说明，并对整体系统的仿真结果和功能实现情况进行分析。
1 扩频通信技术概述
　　扩频通信技术是以香农(Shannon)信息论^[3]作为理论基础而发展的。其一般工作原理如图1所示。

　　扩频技术具有低幅度、隐蔽性好的特点^[4]。在扩频系统中，信息能量被扩散，因此信号功率密度降低到近于噪声功率，甚至能在信号淹没于噪声之中的条件下进行通信，隐蔽性与可靠性都很好。
　　而正是由于扩频通信低幅度、宽频带的特点，对数据采集系统的精度和速度都提出了较高的要求。
2 系统的总体设计
　　目前国内广泛应用的A/D芯片，往往不能对采集速度和精度两方面进行兼顾，因此设计中选取用多片高精度A/D芯片并行采集的方案。其系统框图如图2所示。

　　由图2可知，整个数据采集系统主要包括A/D转换器、FPGA控制电路以及电源电路等几部分。A/D为系统的核心芯片，负责将经过调理通道后的模拟信号转换成数字信号。设计方案中选择6片ADS8364作为A/D转换器，这种并行时间交替采样结构可以有效提高整个系统的采样率^[5]。ADS8364^[6]是高速、低功耗、6通道同步采样和转换的16位模数转换器。其采用+5 V工作电压，并带有80 dB共模抑制的全差分输入通道、6个4 μs连续近似的模数转换器、6个差分采样放大器、+2.5 V参考电压以及高速并行接口。ADS8364的6个模拟输入分为三组(A，B、C)，每个输入端都有1个ADCs保持信号以用来保证几个通道能同时进行采样和转换。
    ADS8364中的取样/保持模块是以最大吞吐率250 kb/s[7] (当外部时钟为5 MHz时)工作的，这样6片6通道并行采集得到的最大数据采集速率为：
　　250 kHz×6×6=9 MHz
　　而典型的扩频通信系统如WCDMA中码片速率为3.84 Mchip/s，调制带宽约需要5 MHz，显然所设计方案的数据采集速率满足指标要求。
　　FPGA主要完成一些硬件电路的设计，产生各部分的控制信号，包括A/D控制码发送电路、FIFO存储电路和时钟电路等。FPGA控制着整个系统有条不紊地运行，完成数据采集、存储等各项功能。
　　通常输入信号的量级不是A/D芯片要求的范围，必须经过前端信号调理电路，以缩放和平移要采样的信号，从而使调理后的信号适合ADC的模拟输入要求。此后A/D开始从模拟信号到数字信号的转换,并将转换后的数据送入FPGA内部FIFO中进行缓存，然后将FIFO存储器中的数据读出并由微处理器进行解扩等后续处理。
3 FPGA功能模块的设计实现
3.1 A/D控制模块
　　ADS8364的控制信号包括时钟控制信号、启动信号HOLDX、转换结束信号EOC以及读使能信号ENO。
　　由于采用时间交叉模数转换，即利用6片并行的ADS8364共同对一路模拟输入信号进行采样，各ADC的采样时钟应依次错开360°/6=60°的相位。可以直接用FPGA中自带的数字时钟管理(DCM)模块来实现此功能。6片ADS8364在各自的时钟控制下，进行模数转换过程。
　　HOLDX保持至少20 ns的低电平时，系统的转换才能开始。这个低电平可使各个通道的采样保持放大器同时处于保持状态从而使每个通道同时开始转换。因此，每一个循环周期的开始都要有一个启动信号HOLDX，使其保持一个时钟周期的低电平，以启动A/D转换。
　　当转换结果被存入输出寄存器后，转换控制信号EOC的输出将保持半个时钟周期的低电平。在实际中，EOC1在低电平期间要跳转3次，以启动A/D的读数过程。
　　读使能信号ENO控制A/D的读数过程。在ENO为高电平期间，A/D完成1次读数过程。ENO是由HOLDX和EOC来控制的，它需在EOC跳转结束后和HOLDX低电平来临前这一期间一直保持高电平。
　　根据以上要求建立A/D控制模块的信号产生模型，其逻辑关系框图如图3所示。

3.2 片选、路选模块
　　ADS8364的读、写、片选信号RD、WR、CS都是低电平有效。读、写过程不能同时存在，且读、写时片选信号CS必须有效，即一直处于低电平。写过程中，6片AD的36个通道可以同时写数据，但读过程中需逐片、逐通道地往外输出数据，此过程可以用有限状态机来实现。
　　ADS8364的1次循环是20个时钟周期，前16个时钟周期完成写过程，后4个时钟周期完成读过程^[8]。在读过程中，每个通道只能读1次，36个通道都读一次所占时间不到后4个时钟周期的一半。每片ADS8364有6个通道，在A/D数据读取过程中，具体要从哪个通道来读取数据是由地址信号A0、A1、A2来控制的。ADS8364读过程的地址控制表可参考文献[6]。
　　在读使能信号ENO为高电平过程中，A0、A1、A2一直循环变化。通过以上分析得到A/D读过程中片选、路选的电路结构图如图4所示。

3.3 FIFO控制、存储模块
　　从硬件的观点可以将FIFO看成是一块数据内存。对于异步FIFO而言，数据是由某一个时钟域的控制信号写入FIFO而由另一个时钟域的控制信号将数据读出FIFO。也就是说，读写指针的变化动作是由不同的时钟产生的。因此，对FIFO空或满的判断是跨时钟域的。由于6片ADS8364并行采集得到的是6路并行数据，所以在存储到FIFO之前要进行复接，即并串转换。FIFO的写时钟wr_clk应该与6片A/D的总采样时钟一致，而FIFO的读时钟rd_clk不能小于其写时钟wr_clk，否则会发生数据溢出丢失。
FIFO中存储的数据应该达到一定的深度后才开始向外读数，这可以通过一个快满信号almost_f来启动[9]。产生almost_f信号的临界深度值可以自主设定，本文中FIFO的存储深度为256，当写入128个采样数据后将almost_f置1，开始读操作。
　　FIFO数据每次读出时，要一直将FIFO中的数据读空为止，因此需要一个控制模块来控制FIFO的读过程。FIFO控制信号包括读空信号empty、快满信号almost_f、读使能信号rd_en。empty、almost_f都是高电平有效，当FIFO中数据深度达到临界值时，即快满信号为高电平时触发读使能信号为高电平；而当读空信号为高电平时，触发读使能信号为低电平。如此写读循环，完成整个A/D的数据存储与输出工作^[10]。FIFO引脚接口框图如图5所示。

3.4 FPGA系统的整体实现与仿真
　　用VHDL语言^[11]对上述各功能模块进行编程描述，在对整体系统进行时序设计并优化的基础上，用ModelSim SE 6.0对FPGA控制系统进行布局布线后仿真得到波形图如图6所示。

　　分析图6可知，在1个周期的20个时钟之内，前16个时钟周期A/D写使能wr为低电平有效，6片ADS8364分时并行写入数据；在后4个时钟周期内，分别选通不同A/D的不同通道，将采集数据串行缓存到FIFO中，进而再从FIFO中将采样数据读出。仿真中是用存储在ROM中的数据来代替模拟输入信号的。
4 数据采集系统功能验证
　　FPGA选择Xilinx公司的Spartan3E XC3S500E，微处理器选择TMS320C5416型号的DSP，制作电路板进行测试。接收到的扩频信号经过本数据采集系统以后，将缓冲后的采集数据传送到DSP的数据存储区，用CCS软件观测到的数字信号波形如图7所示。扩频信号波形良好（未加噪声并归一化），设计方案实现了既定功能。

参考文献
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