从数学家天马行空的想法和极为复杂的算法到RTL代码往往需要耗费大量的时间和人力，资源相对不足的公司可能因此而放弃一个很好的项目。针对这个问题，Synopsys公司近日推出Synphony HLS(High Level Synthesis)解决方案。Synopsys公司系统与高层次设计产品部门市场主管Chris Eddington先生向记者介绍，该解决方案实现了从M语言到优化RTL的自动流程，与传统RTL流程相比，能够为通信和多媒体应用提供高达10倍速的更高的设计和验证能力。Synphony HLS为ASIC和FPGA的应用、架构和快速原型生成最优化的RTL。此外，通过在虚拟平台中为系统验证和早期软件开发生成C模型，Synphony HLS补充了基于C/C++的程序流。

从M语言和高级IP到优化RTL的自动流程
　　由于Mathworks的MATLAB环境能够在极高的抽象层级上进行简洁的行为表达，现已被广泛地用于算法探索和设计。在这种环境下开发的M语言模型通常在RTL下被进行重新编码和重新验证，有些情况下用C/C++进行实施和验证。与效率低下和容易出错的人工重新编码流程不同，Synphony HLS直接从高层次的M语言编码和Synphony HLS优化的IP模型库中创建可执行的RTL和C模型。通过采用独特的约束驱动的定点传播功能，设计师们可以快速和直观地从高层次浮点M码的可综合子集中获得定点模型。然后由Synphony HLS引擎合成已从架构上进行了优化的RTL，以满足面积、速度和功耗目标。

　　Chris告诉记者，他们的客户Toyon研究公司的算法开发师Richard Cagley博士表示：“Synphony HLS解决方案将显著地改变FPGA和ASIC在系统验证和嵌入式软件开发中的应用方式。传统的HLS方法继续承担着重要的硬件工程资源，将我的算法翻译成RTL，在FPGA和ASIC芯片上进行运行。Synphony HLS使我能够用MATLAB进行高层级仿真和产品编码，这意味着我现在仅用几小时或几天的时间就能够直接从仿真到达硬件，而不用数月或数年的时间。这对基于我们算法的生产力、生产进度和产品质量有广泛的影响。”

来自单一模型的高层次综合
　　Synphony HLS引擎能够为ASIC、FPGA、快速原型或虚拟平台综合优化的架构，同时通过各级别的实施流程保持验证的连贯性。考虑到用户指定的目标和架构限制，通过在语言和模型边界(包括M语言和IP模块)以及整个设计层次上应用排线、编制和约束优化，HLS引擎能够在多层级上进行自动优化。

挑战DSP
　　与DSP芯片不一样，这里所指的DSP是指协助芯片设计公司，把进行数字信号处理的复杂数学和逻辑公式写入到ASIC或者FPGA中，从硬件上完成数字信号处理。Chris表示，借助于Synphony HLS中的M-synthesis技术、C-model生成器、IP模型库和用于ASIC和FPGA的Synphony HLS引擎，工程师可以随心所欲地将复杂的算法集成到硬件里，省去了复杂硬件编程等系列问题，这样比在已有的DSP芯片上使用软件编程方式实现数字信号处理速度快很多。不可否认，这是对DSP芯片厂商的一个挑战。

　　Synopsys副总裁兼Synplicity事业部总经理Gary Meyers表示：“迄今为止，还没有一种能够在抽象层级上自动获取连贯验证流程的方法，也没有用非常流行的M语言实现具备优化输出的实现流程。有了Synphony HLS，我们能够为系统和软件验证提供一种比竞争对手更快和更可靠的方法。结合Synopsys技术领先的系统原型和硬件辅助验证解决方案，设计团队们能够更加经济和更加可靠地设计和验证他们复杂的芯片和软件。”