在激光干涉、激光相干合成、雷达跟踪、自动检测与控制等应用场合常需要双路同频相位差可调的相干信号输出的信号源，目前市场上成熟的双通道信号源多为非相关结构[1-2]，其两路输出波形不相干，无法准确设定两路信号的固定相位差。本文采用两片直接数字频率合成(DDS)芯片实现双路信号的频率合成，采用高速FPGA可编程器件实现逻辑控制，通过控制方式实现了一种同频相位差可调节的双通道信号发生器。同时，两通道也可以独立使用，实现任意信号的调频、调幅及调相功能。

1 系统方案设计
    本文设计的任意相位相关双通道信号源的原理框图如图1所示。

    信号发生器由4×4键盘、外部50 MHz晶振电路、FPGA逻辑控制、频率合成器件、低通滤波器等单元组成。FPGA是进程控制和任务调度的核心。系统上电后，FPGA检测按键设定值，分别给两片频率合成芯片AD9854送入相应的频率控制字、相位控制字和幅值控制字，在FPGA精确的时序控制下使其分别输出一定频率、相位和幅值的正弦波信号，再经低通滤波器后输出平滑的正弦波。利用AD9854内置的高速比较器及外围信号调理电路，正弦信号也可转换为方波和三角波信号输出。
2 各功能模块设计
2.1 DDS波形产生模块
    系统选用的DDS芯片为AD9854，它是一款高性能可编程的波形发生器，能够产生高稳定的频率、相位、幅值可编程的正弦信号和余弦信号输出。该芯片允许产生频率最高达150 MHz的同步正交输出信号，具有48 bit频率分辨率和两个14 bit相位寄存器，调谐分辨率可达1 μHz，相位分辨率可达0.022°。它还有两个12 bit数字正交可编程幅度调制器，具有通断整形键控功能，可实现可控方波的输出。AD9854内部含有可编程控制的时钟乘法器，300 MHz系统时钟可由外部低频基准时钟进行4~20整数倍频得到。
    该器件可与各种主流控制器接口，AD9854与FPGA的接口图如图2所示。其中SCLK_1和SCLK_2为串行时钟输入端，由外部50 MHz晶振电路提供，经6倍频后可获得系统的300 MHz时钟；FqUd_1和FqUd_2是FPGA发送给AD9854的频率字、相位字更新信号；Data_1和Data_2是8 bit数据输入端；Wclk_1和Wclk_2是字装入信号，每来一个上升沿，对应的AD9854将写入一个字节；RSTn为系统的复位按键输入；Rest_1和Rest_2分别为两片AD9854的复位控制信号。

    采用两片DDS器件实现两路同频且相位差可调的相关信号。要获得精确的相位差，必须保证两路信号输出同步，即使很小的相位延时也将导致相位差计算不准确。因此，在设计时应该满足以下条件[3]：(1)输入到两片AD9854的参考时钟必需一致，本设计中两片AD9854的参考时钟采用与FPGA相同的由外部晶振提供的50 MHz高精度时钟信号。另外，在设计PCB板时，晶振输出端到两片AD9854参考时钟端距离应尽量相等，可避免电路布线对时钟同步的影响；(2)频率控制字和相位控制字送到AD9854的数据寄存器后，还必须由FPGA送入一个更新时钟后才能将数据送到频率寄存器和相位累加器进行处理，因此在设计FPGA时序时，必需保证两路更新时钟信号同步。另外，写数据与更新时钟之间必需具有足够的延时，才能保证AD9854有正确的信号输出。
    AD9854的相位输出是连续的，每一次的相位控制字变化都会在原有相位的基础上进行加减。因此，在每次输出相干波形之前，要求对两片AD9854进行复位或重新设置初始值,以保证两路输出信号初始相位已知。当新的数据送到相位累加器后，可根据它们的相位控制字计算两路信号的相位差。
    在具体编程控制中，可采用以下简化方法进行处理：固定其中一路信号（A信号）的相位，可通过调整另一路信号（B信号）的相位控制字来设定两路信号的相位差。相位控制字由FPGA先写入两片AD9854的缓存寄存器中缓存；经过一定时延后，FPGA发送更新命令将两路信号的相位字和频率字同时更新并寄存在AD9854的相位寄存器和频率寄存器中；最后，由FPGA通过两路信号的相位控制字计算相位差，如满足要求，则确定两路信号输出，否则重新设定B信号相位字。其控制流程图如图3所示，其中图3(a)为A信号的流程图，图3(b)为B信号的流程图。

2.2 控制模块
    FPGA逻辑控制是实现双路信号同频相位差可调的核心，共有3项任务：接收键盘的命令；配置AD9854实现波形输出；通过相差检测技术实现双路信号相位差精确控制。本设计FPGA选用Cyclone II系列的EP2C8。EP2C8器件提供了全局时钟网和具有片内、片外能力的PLL，可实现完整的系统时钟管理；经优化后可实现最小的延时偏移，为器件内的所有资源提供精确的时钟和复位信号。另外，EP2C8器件包括嵌入式18×18 bit乘法器，可轻松完成两路信号的相差检测。
    FPGA逻辑设计的重点在于对两片AD9854的时序控制。同时，写时序时要注意控制命令的顺序及命令之间的合理延时。在QuartusⅡ中完成的AD9854时序仿真图如图4所示，图中模拟了两个输入按键。其中KEY[0]代表相位增加按键，每按一次相位控制字加1；KEY[1]代表同步更新按键，每次相位字改变后需按一次KEY[1]键才能同步更新输出。FPGA逻辑设计的具体步骤为：

    第一步，初始化。在第50 μs时，RSTn由低电平变高电平，系统开始工作；延时一段时间后，同时给两片AD9854提供一个复位信号(在图4中第150 μs附近的Rest_1和Rest_2)；复位完成后，在参考时钟控制下通过Data_1和Data_2端子同时对两片AD9854写入初始相位控制字；延时一段时间再写入频率控制字，启动FqUd_1和FqUd_2命令更新芯片的相位和频率。
    第二步，调节相位差。频率始终保持不变，固定第二片AD9854_2的相位字；通过KEY[0]和KEY[1]按键调整第一片AD9854_1的相位控制字，在400 μs、770 μs和1.2 ms附近分别进行设定。Data_1的相位数据随之发生变化，而Data_2的相位数据不变。由于Data_2的初始值已知，可根据Data_1相位控制字的变化计算两路信号的相位差。
    从图4中也可以看出，FPGA在控制两片AD9854时，时序设置非常重要，故要求控制信号必需同步，即使较小的延时也将导致结果不准确。
2.3 低通滤波电路
    频率稳定性是信号源的一个比较重要的指标。AD9854器件输出信号的频率理论上最高可达150 MHz，因此低通滤波器的截止频率要求至少150 MHz。低通滤波器的滤波特性的优劣对输出信号的性能有着重要的影响。
    滤波器一般分为有源和无源两类。由于有源滤波器主要用于低频场合且开环增益和频带都不够高，因此本文采用无源低通滤波器。通过比较切比雪夫、巴特沃斯和椭圆滤波器[4]的优劣,最终选择七阶椭圆滤波器。七阶椭圆滤波器设计指标如下：3 dB时截至频率为150 MHz，通带文波系数小于0.3 dB，阻带起始频率为165 MHz，阻带衰减为60 dB。根据滤波器的阶数及参数指标，通过查表可获得电路中各元件的归一化参数。其电路如图5所示，它可获得极为陡峭的衰减特性曲线，且输出正弦波较为平滑。

    测试结果表明，系统能输出稳定、无失真的同频双路信号，且相位差与设定值完全一致，满足设计要求。
    本文采用直接数字频率合成技术设计了双通道相位关系可调的信号发生器。通过FPGA的实时控制,可灵活调节两路输出信号的频率、幅值和相位差等参数。该信号源可作为测试设备系统自检时的模拟信号输入，也可通过增加外围调理电路输出方波及三角波信号；可双通道信号相干使用，也可分别单独使用，运用范围较广。
参考文献
[1] 张美仙，王红亮，于海飞.基于DDS芯片的信号源设计[J]. 仪器仪表与传感器，2010(9)：54-56.
[2] 游丽萍，黄建国，李力.基于FPGA和AD9951的可编程信号源[J].仪表技术与传感器，2008(4)：62-64.
[3] 王艳林，李东，刘桂礼.相位差可调的双通道信号发生器的设计[J].电子技术应用，2004，30(8)：40-42.
[4] 刘抒珍，童子权，任丽军，等.DDS波形合成技术中低通椭圆滤波器的设计[J].哈尔滨理工大学学报，2004，9(5)：22-24.