1988年，全球领先的半导体设计、验证和制造的软件及知识产权（IP）供应商新思科技有限公司（Nasdaq:SNPS）首次推出RTL综合工具Design Compiler，实现了从版图级设计到RTL级设计的转变，帮助设计师们缩短设计周期并提高生产效率。20余年后的今天，日益复杂的设计对进度要求更具挑战性，工程师们急需一种RTL综合解决方案，能够帮助他们尽量减少重复工作并加速物理实现进程。为了应对这些挑战，新思科技隆重推出Galaxy™设计实现平台中的最新创新RTL综合工具——Design Compiler® 2010，将综合和物理层实现流程增速两倍。新思科技公司RTL 综合、功率和测试自动化高级营销总监Gal Hasson先生于2010年4月6日的采访中对这款工具作了详细介绍。

拓扑技术

    “随着工艺的不断进步，EDA工具也在不断更新换代。Design Compiler面世以来，其关注重点也随工艺的进步而发生变化，从最初的关注时序与面积，到之后的功率和测试效率，直至当今的拓扑结构优化技术。Design Compiler始终处于业界领先地位。”Gal Hasson先生介绍。

    自从拓扑技术推出以来，逻辑综合对于包含物理层实现在内的设计收敛加快的影响显著增长。拓扑技术为Design Compiler带来根本性改变，使得逻辑综合工具无需使用线载模型就可以更精确地预测布局后的时序和面积。

    为了减轻今天巨大的上市时间压力，Design Compiler 2010继续对拓扑技术进行扩展，进一步优化了与ICCompiler的关联，将紧密关联度提至5%。在综合过程中应用了额外的物理层优化技术，创建了“物理层指引”并将其传递到ICCompiler，从而简化了流程，将ICCompiler的布局速度提升了1.5倍。Design Compiler 2010也为RTL设计师们提供了在综合环境内部进入到ICCompiler进行布局规划的功能。Design Compiler 2010的这一项新功能使RTL工程师们能够在综合环境中进行布局检测，从而可以更快地达到最佳布局效果。

多核可扩展架构

   早在2008年3月，新思科技就宣布了一份全面的实施多核技术的规划，计划在其验证、实现和制造平台上广泛配置先进的并行、多线程及其他优化的计算技术，以缩短芯片的研发周期。Gal Hasson先生分析：“今天，设计工程师所使用的服务器上多核CPU已经比较普遍，越老越多的客户向我们反馈了这方面的需求。因此，我们在Design Complier2010中采用了可调至多核处理器的全新可扩展基础架构，在多核计算服务器上可将运行速度显著提高。它采用一种优化的分布式原理和多线程并行技术方案，运行在四核计算服务器时可达到平均2倍速的更快运行时间，同时实现综合结果的零误差。”

    Design Compiler 2010为应对多核设计需求采用了一种全新可扩展架构，并对每一步骤的优化过程进行了分析，决定其适合采用哪一种优化措施（分布式计算和多线程计算）进行改善，从而重新调整了系统的整体结构。这种改善具有两个基本特点：（1）运行时间的改善不以降低设计质量为代价。（2）系统架构可扩展，可适应未来更多核（8核、16核）的需求。

     Design Compiler的一系列优化功能使得其在Galaxy实施平台上占据很重要的位置，Design Compiler设计结果的好坏直接影响了整个设计的最终实现结果。目前，多家新思科技的客户采用了Design Compiler2010（包括Abilis、IBN、Casio、Fujitsu、LG、Renesas、Realtek等），很好地降低了重复工作，在更短的时间框架内达到了设计目标。