全球可编程解决方案领导厂商赛灵思公司（Xilinx, Inc. (NASDAQ:XLNX)今天宣布推出其ISE" title="ISE">ISE Design Suite10.1版。这一统一的整体解决方案为FPGA逻辑、嵌入式和DSP设计人员提供了赛灵思的整个设计工具产品线，其中的设计工具具有完全的互操作能力。ISE Design Suite 10.1版以平均运行速度快两倍的特性极大地加快了设计实施速度。因此设计人员可以在一天时间里完成多次反复设计。今天的发布另外一个重要意义就是新版本采用了SmartXplorer 技术, 这一技术专门为解决设计人员所面临的时序收敛和生产力这两大艰巨挑战而开发。SmartXplorer技术支持在多台Linux主机上进行分布式处理，可在一天时间里完成更多次实施过程。通过利用分布式处理和多种实施策略，性能可以提升多达38%。SmartXplorer技术同时还为用户利用独立的时序报告监控每个运行实例提供相应的工具。   

    “ISE Design Suite 10.1对我们的设计团队来说非常重要，运行时间改善了多达80%。更快的运行速度巨大地diiang施速度，节约了开发时间，因而也加快了我们的产品上市速度。”富士公司光学系统部高级工程师Yasuhiro Ooba说。富士公司光学系统部是为全球市场提供信息技术和通信解决方案的领先供应商。 

    “SmartXplorer为我们的FPGA设计流程提供了强大的助力。没有SmartXplorer技术的时候，我们必须手工登录到多台服务器并管理每个PAR任务。”数据中心I/O可视化领域的技术领导厂商 Xsigo Systems公司的逻辑设计人员Honda Yang说，“我为所看到的不同策略实现的结果而惊讶“利用SmartXplorer， 我们在性能上加快了20%。” 

PlanAhead Lite和基于策略的实施方法实现终极生产力 

    ISE Foundation?中PlanAhead Lite工具的应用，为用户提供了屡获殊荣的PlanAhead设计和分析工具所拥有的强大布局规划和分析功能的一个子集。免费提供的PlanAhead Lite采用了革命性的PinAhead技术。这一直观的解决方案旨在简化管理目标FPGA和PCB之间接口的复杂性。PinAhead技术支持在设计较早阶段智能实现引脚定义，从而避免了通常在设计后期发生的与引脚布局相关的修改。这种修改过去通常必须通过交互式引脚布局才能完成设计规模检查。在PinAhead工具中，引脚分配完成后，还可以使用逗号分割值（CSV）文件或通过VHDL或Verilog头文件输出I/O端口信息。 

    ISE Design Suite10.1的推出还进一步简化了确定最优实现设置的过程。现在设计人员还可规定和设置自己独特的设计目标，可以是性能最大、优化器件利用、降低动态功耗、或者是实施时间最短。利用这一资源面积优化策略，逻辑资源利用情况平均可节约10%。  

广泛联合提供更好的验证能力 

   ISE Design Suite 10.1还同时受益于赛灵思公司与业界领先的EDA供应商之一Mentor Graphics公司的联合协作。通过使用IEEE IP加密模型，ISE Design Suite 10.1的运行速度最快可达原来的两倍。新的性能优化BRAM, DSP和 FIFO仿真模型进一步将RTL仿真运行时间缩短了一倍。  

第二代XPower提供更强的功率分析和优化功能 

    业界研究表明，满足功率预算是FPGA设计人员面临的一项越来越大的挑战，特别是工艺几何尺寸的不断缩小进一步加剧了这一问题。ISE Design Suite 10.1为用户提供了在设计过程中尽早分析功率要求的功能，同时还可以在设计过程中优化动态功率。

    第二代XPower功率分析工具提供了改善的用户接口，按照模块、结构层次、电源轨和使用的资源分析功率更为容易，因此进一步增强了功率估算功能。信息可以文本和HTML报告格式给出。与其它逻辑供应商提供的静态估算网页相比，这是一项巨大进步，同时在提供准确的功耗信息方面是一个飞跃。

    ISE Design Suite 10.1提供了便捷全面的功率优化功能。利用集成的“功率优化设计目标”功能，用户可以简单地一步完成功率优化流程。通过映射和布局布线算法的改进，对于采用65nm Virtex?-5器件和Spartan?-3 Generation FPGA的设计动态功率平均可降低10%和12%。 

嵌入式设计和DSP设计工具集成

    为帮助用户更快速地实现优化嵌入式和DSP设计，ISE Design Suite 10.1 还对赛灵思嵌入式和DSP工具进行了进一步的易用性改进。例如统一的互操作性保证了用户可以在ISE Design Suite 10.1 容易地增添System Generator模块。EDK 和 System Generator for DSP技术之间不同工具的集成得到进一步增强，从而能够为同时涉及嵌入式和信号处理的更复杂FPGA SoC设计提供支持。 

价格和供货情况 

    ISE Design Suite 10.1 包括 ISE Foundation、嵌入式开发套件 (EDK)、System Generator for DSP、 AccelDSP综合工具、ChipScope Pro 分析仪和ChipScope Pro Serial I/O 工具、 PlanAhead设计和分析工具以及ISE仿真器。用户可以通过购买DVD或网络下载方式安装领域专用的DSP、嵌入式和逻辑设计产品。利用电子交付流程做为主要的产品提供方法，因此用户不仅可以获得所购买的产品，还可以快速获得赛灵思其它设计工具的评估版本。

    ISE Design Suite 10.1中的所有产品立即可以提供，价格从495美元至 2495美元不等。全功能60天评估版本可以从赛灵思网站免费下载。有关ISE Design Suite 10.1的更多信息，请访问www.xilinx.com/cn/ISE。 

提高生产力和复杂设计的性能 

    目前，FPGA设计已经与固定架构芯片的设计变得同样复杂，门数量的增加和生产工艺的进步使得FPGA走到技术的前沿。FPGA已经不再仅仅做为设计原型平台，今天的数百万门的FPGA器件采用先进的45nm工艺生产，价位也具有相当的竞争力，完全能够支持高性能大批量产品的设计。考虑到传统的高度灵活性和可编程优点，以及设计方便性，FPGA在许多情况上已经成为最佳的选择，可广泛用于计算机、通信、消费和汽车市场中众多要求苛刻且成本敏感的应用。因此FPGA设计工具环境必须跟上相应器件的发展。  

    随着FPGA设计复杂性不断增加，并且先进的生产工艺不断引入新的设计实现挑战，设计人员希望设计工具解决方案能够同时提高更好的工具性能、更高的效率和更丰富的功能。其中最关心的问题是设计工具吞吐能力（即更快的运行时间）、易用性和生产力。只有这样才能更快实现时序收敛和设计反复。设计人员还需要高级功能来解决时序和低功率等问题。 

    同时，设计领域也在不同融合，因此设计团队需要满足所有设计实现选择的综合解决方案。通过一个集成环境完成逻辑、嵌入式和DSP应用设计可以提高生产力，并通过片上系统（SoC）FPGA促进真正的系统级设计。  

    赛灵思创新性地为其屡获殊荣的被广泛采用的ISE? 工具套件推出了新版本，从而再次为设计解决方案确立了新标准，并为其最新的高性能Virtex?-5和低成本Spartan?-3 FPGA提供了更强大的支持。通过新推出的ISE Design Suite 10.1，赛灵思正面解决了采用高级FPGA进行设计的设计师所面对的最严峻挑战，并且第一次提供了一个统一了逻辑、嵌入式和DSP应用设计人员需要的解决方案。 

    在过去几年时间里，ISE一直被独立用户调查评为业界最佳解决方案。基于其始终如一的领导地位，赛灵思现在新提供了一个覆盖从前端到后端整个设计流程的全功能增强设计环境，能够为复杂FPGA设计提供高性能、高生产力和关键特性。ISE Design Suite 10.1为设计流程的每一步都提供了直观的生产力增强工具，覆盖从系统级设计探索、软件开发和基于HDL硬件设计，直到验证、调试和PCB设计集成的全部设计流程。 

速度为王 

    工程师对更高性能的追求是永远都不会满足的，特别是现在的设计规模越来越大，并且越来越复杂。ISE Design Suite 10.1版极大加快了设计实现速度，运行速度平均快两倍。因此设计人员可以在一天时间里完成多次设计反复。这一增强设计环境现在还提供了SmartXplorer技术。SmartXplorer技术专门为解决设计人员所面临的时序收敛和生产力这两大艰巨挑战而开发。SmartXplorer技术支持在多台Linux主机上进行分布式处理，可在一天时间里完成更多次实施过程。通过利用分布式处理和多种实施策略，性能可以提升多达38%。SmartXplorer技术同时还提供了一些工具，允许用户利用独立的时序报告监控每个运行实例。  

PlanAhead Lite和基于策略的实施方法提供终极生产力支持 

    设计工具仅仅是运行速度飞快并不够，设计人员还需要更高效的方法和特性来大幅提高生产力。  

    ISE Design Suite 10.1可与赛灵思公司屡获殊荣的PlanAhead? 设计分析工具所提供的强大功能配合使用。PlanAhead设计分析工具提供的布局规划和分析功能可极大缩短设计时间。PlanAhead能够提高综合和布局布线之间的流程效率。利用可视化关键路径和布局规模视图，设计人员可以提高性能。这样可以大大减少设计反复的次数，并缩短设计反复的时间。这一方法允许设计人员将较大规模的设计分割为更小更易于处理的模块，并集中精力优化每一模块，从而提高整个设计的性能和质量。 

    ISE Foundation中的PlanAhead Lite工具为用户提供了全功能PlanAhead设计和分析工具所拥有的强大布局规划和分析功能的一个子集。免费提供的PlanAhead Lite采用了革命性的PinAhead技术。这一直观的解决方案旨在简化管理目标FPGA和PCB之间接口的复杂性。PinAhead技术支持在设计较早阶段智能实现引脚定义，从而避免了通常在设计后期发生的与引脚布局相关的修改。这种修改过去通常必须通过交互式引脚布局才能完成设计规模检查。在PinAhead工具中，引脚分配完成后，还可以使用逗号分割值（CSV）文件或通过VHDL或Verilog头文件输出I/O端口信息。 

     ISE Design Suite10.1的推出还进一步简化了确定最优实现设置的过程。现在设计人员还可规定和设置自己独特的设计目标，可以是性能最大、优化器件利用、降低动态功耗、或者是实施时间最短。例如，通过指定“area reduction”（减小面积）做为主要目标，设计人员平均可以获得10%的逻辑利用率。  

针对深亚微米时代的功率分析和优化 

    业界研究表明，满足功率预算是FPGA设计人员面临的一项越来越大的挑战，特别是工艺几何尺寸的不断缩小进一步加剧了这一问题。ISE Design Suite 10.1为用户提供了在设计过程中尽早分析功率要求的功能，同时还可以在设计过程中优化动态功率。  

    第二代XPower功率分析工具提供了改善的用户接口，按照模块、结构层次、电源轨和使用的资源分析功率更为容易，因此进一步增强了功率估算功能。信息可以文本和HTML报告格式给出。与其它逻辑供应商提供的静态估算网页相比，这是一项巨大进步，同时在提供准确的功耗信息方面是一个飞跃。 

    ISE Design Suite 10.1提供了便捷全面的功率优化功能。利用集成的“功率优化设计目标”功能，用户可以简单地一步完成功率优化流程。通过映射和布局布线算法的改进，对于采用65nm Virtex?-5器件和Spartan?-3 Generation FPGA的设计动态功率平均可降低10%和12%。 

简化系统设计 

    由于当今的复杂SoC包含完成不同功能的多个子系统，因此设计环境必须能够和谐地支持多种设计实现技术。ISE Design Suite 10.1在设计构建方面提供了更大的灵活性，支持在设计中更广泛地采用嵌入式和DSP子系统。这一统一了逻辑、嵌入式和DSP设计功能的新版本为实现不同器件的组合提供了方便。其统一互操作性能力允许用户在 ISE Project Navigator内方便地添加System Generator模块。EDK 和 System Generator for DSP技术之间不同工具的集成得到进一步增强，从而能够为同时涉及嵌入式和信号处理的更复杂FPGA SoC设计提供支持。 

ISE Design Suite 10.1配置 

    赛灵思ISE Design Suite 10.1版软件提供了一个可定制的环境，可以通过定制来适合设计人员的特殊需要： 

    ISE Foundation是业界最全面的可编程逻辑设计环境。ISE Foundation支持所有赛灵思领先CPLD和FPGA产品系列，并且提供了完成任何逻辑设计所需要的一切，即可以独立运行，也可以与第三方EDA设计工具紧密集成。ISE Foundation免费提供了ISE Simulator Lite版本，并且提供了升级到ISE Simulator全功能版本的选择。ISE Foundation支持Microsoft Windows 和 Linux环境。 

    ISE WebPACK 可从赛灵思网站免费下载。ISE WebPACK? 为完成采用赛灵思CPLD和低密度FPGA的可编程逻辑设计提供了所需要的一切，并且包含业界领先的ISE Foundation工具中的同样工具。ISE WebPACK 支持Microsoft Windows 和 Linux环境。 

   System Generator for DSP –System Generator for DSP套件为采用赛灵思FPGA的高性能DSP系统提供了完整的设计环境。通过Simulink 和 MATLAB系统建模和自动代码生成的无缝集成，高级抽象可自动编译到高度并行的系统中，并且不会带来任何性能损失。System Generator是Xilinx XtremeDSP解决方案的重要部分。XtremeDSP 解决方案提供了先进的芯片技术、设计工具、IP内核、开发套件以及专用设计和教育培训服务。  

    AccelDSP Synthesis Tool -AccelDSP? 综合工具可直接从浮点MATLAB? M-文件自动生成可综合的RTL模型。利用AccelDSP综合工具，以MATLAB语言编写的算法可驱动整个设计和验证流程。从浮点定义到门级实现的所有主要步骤都可从MATLAB源语句生成，并且可通过直观的用户界面控制。  

    Xilinx Platform Studio (XPS) –对于适配到Xilinx FPGA的采用PowerPC? 硬处理器核和 Xilinx MicroBlaze? 软处理器核的嵌入式子系统，Xilinx Platform Studio套件可以完成设计的简化、抽象和加速。XPS 套件与计算IP库、软驱动、文档、参考设计和MicroBlaze软处理器IP内核共同构成赛灵思嵌入式开发套件（EDK）的一部分。 

   PlanAhead设计和分析工具 - 通过采用过去ASIC设计人员常用的分层布局规划技术来提高综合和布局布线等设计步骤的效率，PlanAhead工具支持FPGA设计人员取得更优异的结果。这一方法可大大减少设计反复次数和缩短反复时间，并且平均可将设计性能再提高15%。PlanAhead用户可快速通过“what if”假设分析来尽早确定并排除潜在问题，同时将关键路径和模块分组并通过连接分析和利用率控制来提高布通率。  

   ChipScope Pro调试和验证 –ChipScope? Pro分析工具支持对FPGA设计进行片上实时验证和调试，器件此时仍然与整个系统互动。与传统调试方法相比，可以使验证周期缩短50%。ChipScope Pro还可以直接与Agilent逻辑分析仪配合使用，实现更深的FPGA信号分析。 

    ISE Simulator -ISE Simulator提供了与ISE环境集成的完整的全功能HDL仿真工具。ISE Simulator有两个版本。ISE Simulator Lite随所有版本ISE免费提供，为HDL源代码不超过1万行的CPLD和低密度FPGA设计提供了一个理想的解决方案。ISE Simulator完全版支持所有设计密度，可做为ISE Foudation的低成本附加模块提供。 

   ModelSim Xilinx Edition III –ModelSim XE III是完整的PC硬件描述语言（HDL）仿真和调试环境，支持设计人员完成HDL源代码、功率以及时序模型的验证。MXE III 提供了 100%和 VHDL和Verilog语言覆盖，提供了源代码察看器/编辑器、波形察看器、设计结构浏览器、列表窗口以及其它功能来提高生产力。 

关于赛灵思（Xilinx）公司 

赛灵思公司（Xilinx, Inc. (NASDAQ: XLNX)）是可编程逻辑解决方案的全球领导厂商。有关赛灵思公司的更多信息，请访问公司网站www.xilinx.com/cn。