（一）电子系统设计所面临的挑战 随着系统设计复杂性和集成度的大规模提高电子系统设计师们正在从事100MHZ以上的电路设计总线的工作频率也已经达到或者超过50MHZ有的甚至超过100MHZ目前约50% 的设计的时钟频率超过50MHz将近20% 的设计主频超过120MHz 当系统工作在50MHz时将产生传输线效应和信号的完整性问题而当系统时钟达到120MHz时除非使用高速电路设计知识否则基于传统方法设计的PCB将无法工作因此高速电路设计技术已经成为电子系统设计师必须采取的设计手段只有通过使用高速电路设计师的设计技术才能实现设计过程的可控性 

（二）什么是高速电路 通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量比如说就称为高速电路 实际上信号边沿的谐波频率比信号本身的频率高是信号快速变化的上升沿与下降沿或称信号的跳变引发了信号传输的非预期结果因此通常约定如果线传播延时大于1/2数字信号驱动端的上升时间则认为此类信号是高速信号并产生传输线效应 信号的传递发生在信号状态改变的瞬间如上升或下降时间信号从驱动端到接收端经过一段固定的时间如果传输时间小于1/2的上升或下降时间那么来自接收端的反射信号将在信号改变状态之前到达驱动端反之反射信号将在信号改变状态之后到达驱动端如果反射信号很强叠加的波形就有可能会改变逻辑状态 

（三）高速信号的确定 上面我们定义了传输线效应发生的前提条件但是如何得知线延时是否大于1/2驱动端的信号上升时间 一般地信号上升时间的典型值可通过器件手册给出而信号的传播时间在PCB设计中由实际布线长度决定下图为信号上升时间和允许的布线长度(延时)的对应关系 PCB 板上每单位英寸的延时为 0.167ns.但是如果过孔多器件管脚多网线上设置的约束多延时将增大通常高速逻辑器件的信号上升时间大约为0.2ns如果板上有GaAs芯片则最大布线长度为7.62mm 设Tr 为信号上升时间 Tpd 为信号线传播延时如果Tr≥4Tpd信号落在安全区域如果2Tpd≥Tr≥4Tpd信号落在不确定区域如果Tr≤2Tpd信号落在问题区域对于落在不确定区域及问题区域的信号应该使用高速布线方法。

（四）四什么是传输线 PCB板上的走线可等效为下图所示的串联和并联的电容电阻和电感结构串联电阻的典型值0.25-0.55 ohms/foot因为绝缘层的缘故并联电阻阻值通常很高将寄生电阻电容和电感加到实际的PCB连线中之后连线上的最终阻抗称为特征阻抗Zo线径越宽距电源/地越近或隔离层的介电常数越高特征阻抗就越小如果传输线和接收端的阻抗不匹配那么输出的电流信号和信号最终的稳定状态将不同这就引起信号在接收端产生反这个反射信号将传回信号发射端并再次反射回来随着能量的减弱反射信号的幅度将减小直到信号的电压和电流达到稳定这种效应被称为振荡信号的振荡在信号的上升沿和下降沿经常可以看到。

（五）传输线效应 基于上述定义的传输线模型归纳起来传输线会对整个电路设计带来以下效应 · 反射信号Reflected signals · 延时和时序错误Delay & Timing errors · 多次跨越逻辑电平门限错误False Switching · 过冲与下冲Overshoot/Undershoot · 串扰Induced Noise (or crosstalk) · 电磁辐射EMI radiation 

5.1 反射信号 如果一根走线没有被正确终结(终端匹配)那么来自于驱动端的信号脉冲在接收端被反射从而引发不预期效应使信号轮廓失真当失真变形非常显著时可导致多种错误引起设计失败同时失真变形的信号对噪声的敏感性增加了也会引起设计失败如果上述情况没有被足够考虑EMI将显著增加这就不单单影响自身设计结果还会造成整个系统的失败 反射信号产生的主要原因过长的走线未被匹配终结的传输线过量电容或电感以及阻抗失配。

5.2 延时和时序错误 信号延时和时序错误表现为信号在逻辑电平的高与低门限之间变化时保持一段时间信号不跳变过多的信号延时可能导致时序错误和器件功能的混乱 通常在有多个接收端时会出现问题电路设计师必须确定最坏情况下的时间延时以确保设计的正确性信号延时产生的原因驱动过载走线过长。

5.3 多次跨越逻辑电平门限错误 信号在跳变的过程中可能多次跨越逻辑电平门限从而导致这一类型的错误多次跨越逻辑电平门限错误是信号振荡的一种特殊的形式即信号的振荡发生在逻辑电平门限附近多次跨越逻辑电平门限会导致逻辑功能紊乱反射信号产生的原因过长的走线未被终结的传输线过量电容或电感以及阻抗失配。 

5.4 过冲与下冲 过冲与下冲来源于走线过长或者信号变化太快两方面的原因虽然大多数元件接收端有输入保护二极管保护但有时这些过冲电平会远远超过元件电源电压范围损坏元器件。 

5.5 串扰 串扰表现为在一根信号线上有信号通过时在PCB板上与之相邻的信号线上就会感应出相关的信号我们称之为串扰 信号线距离地线越近线间距越大产生的串扰信号越小异步信号和时钟信号更容易产生串扰因此解串扰的方法是移开发生串扰的信号或屏蔽被严重干扰的信号。

5.6 电磁辐射 EMI(Electro-Magnetic Interference)即电磁干扰产生的问题包含过量的电磁辐射及对电磁辐射的敏感性两方面EMI表现为当数字系统加电运行时会对周围环境辐射电磁波从而干扰周围环境中电子设备的正常工作它产生的主要原因是电路工作频率太高以及布局布线不合理目前已有进行 EMI仿真的软件工具但EMI仿真器都很昂贵仿真参数和边界条件设置又很困难这将直接影响仿真结果的准确性和实用性最通常的做法是将控制EMI的各项设计规则应用在设计的每一环节实现在设计各环节上的规则驱动和控制。 

六避免传输线效应的方法 针对上述传输线问题所引入的影响我们从以下几方面谈谈控制这些影响的方法。 

6.1 严格控制关键网线的走线长度 如果设计中有高速跳变的边沿就必须考虑到在PCB板上存在传输线效应的问题现在普遍使用的很高时钟频率的快速集成电路芯片更是存在这样的问题解决这个问题有一些基本原则如果采用CMOS或TTL电路进行设计工作频率小于10MHz布线长度应不大于7英寸工作频率在50MHz布线长度应不大于1.5英寸如果工作频率达到或超过75MHz布线长度应在1英寸对于GaAs芯片最大的布线长度应为0.3英寸如果超过这个标准就存在传输线的问题。

6.2 合理规划走线的拓扑结构 解决传输线效应的另一个方法是选择正确的布线路径和终端拓扑结构走线的拓扑结构是指一根网线的布线顺序及布线结构当使用高速逻辑器件时除非走线分支长度保持很短否则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲通常情形下PCB走线采用两种基本拓扑结构即菊花链(Daisy Chain)布线和星形(Star)分布 

       对于菊花链布线布线从驱动端开始依次到达各接收端如果使用串联电阻来改变信号特性串联电阻的位置应该紧靠驱动端在控制走线的高次谐波干扰方面菊花链走线效果最好但这种走线方式布通率最低不容易100%布通实际设计中我们是使菊花链布线中分支长度尽可能短安全的长度值应该是Stub Delay <= Trt *0.1. 

例如高速TTL电路中的分支端长度应小于1.5英寸这种拓扑结构占用的布线空间较小并可用单一电阻匹配终结但是这种走线结构使得在不同的信号接收端信号的接收是不同的。           

       星形拓扑结构可以有效的避免时钟信号的不同步问题但在密度很高的PCB板上手工完成布线十分困难采用自动布线器是完成星型布线的最好的方法每条分支上都需要终端电阻终端电阻的阻值应和连线的特征阻抗相匹配这可通过手工计算也可通过CAD工具计算出特征阻抗值和终端匹配电阻值。 

在上面的两个例子中使用了简单的终端电阻实际中可选择使用更复杂的匹配终端第一种选择是RC匹配终端RC匹配终端可以减少功率消耗但只能使用于信号工作比较稳定的情况这种方式最适合于对时钟线信号进行匹配处理其缺点是RC匹配终端中的电容可能影响信号的形状和传播速度 串联电阻匹配终端不会产生额外的功率消耗但会减慢信号的传输这种方式用于时间延迟影响不大的总线驱动电路串联电阻匹配终端的优势还在于可以减少板上器件的使用数量和连线密度。

       最后一种方式为分离匹配终端这种方式匹配元件需要放置在接收端附近其优点是不水平安装方式因安装较低有更低的电感但过热的电阻会出现漂移在最坏的情况下电阻成为开路造成PCB走线终结匹配失效成为潜在的失败因素会拉低信号并且可以很好的避免噪声典型的用于TTL输入信号(ACT, HCT, FAST)。 

       此外对于终端匹配电阻的封装型式和安装型式也必须考虑通常SMD表面贴装电阻比通孔元件具有较低的电感所以SMD封装元件成为首选如果选择普通直插电阻也有两种安装方式可选垂直方式和水平方式 垂直安装方式中电阻的一条安装管脚很短可以减少电阻和电路板间的热阻使电阻的热量更加容易散发到空气中但较长的垂直安装会增加电阻的电感。

6.3 抑止电磁干扰的方法 很好地解决信号完整性问题将改善PCB板的电磁兼容性(EMC)其中非常重要的是保证PCB板有很好的接地对复杂的设计采用一个信号层配一个地线层是十分有效的方法此外使电路板的最外层信号的密度最小也是减少电磁辐射的好方法这种方法可采用"表面积层"技术"Build-up"设计制做PCB来实现表面积层通过在普通工艺 PCB 上增加薄绝缘层和用于贯穿这些层的微孔的组合来实现 电阻和电容可埋在表层下单位面积上的走线密度会增加近一倍因而可降低 PCB的体积PCB 面积的缩小对走线的拓扑结构有巨大的影响这意味着缩小的电流回路缩小的分支走线长度而电磁辐射近似正比于电流回路的面积同时小体积特征意味着高密度引脚封装器件可以被使用这又使得连线长度下降从而电流回路减小提高电磁兼容特性。 

6.4 其它可采用技术 为减小集成电路芯片电源上的电压瞬时过冲应该为集成电路芯片添加去耦电容这可以有效去除电源上的毛刺的影响并减少在印制板上的电源环路的辐射 当去耦电容直接连接在集成电路的电源管腿上而不是连接在电源层上时其平滑毛刺的效果最好这就是为什么有一些器件插座上带有去耦电容而有的器件要求去耦电容距器件的距离要足够的小 任何高速和高功耗的器件应尽量放置在一起以减少电源电压瞬时过冲 如果没有电源层那么长的电源连线会在信号和回路间形成环路成为辐射源和易感应电路 走线构成一个不穿过同一网线或其它走线的环路的情况称为开环如果环路穿过同一网线其它走线则构成闭环两种情况都会形成天线效应(线天线和环形天线)天线对外产生EMI辐射同时自身也是敏感电路闭环是一个必须考虑的问题因为它产生的辐射与闭环面积近似成正比。

结束语 高速电路设计是一个非常复杂的设计过程ZUKEN公司的高速电路布线算法(Route Editor)和EMC/EMI分析软件(INCASES,Hot-Stage)应用于分析和发现问题本文所阐述的方法就是专门针对解决这些高速电路设计问题的此外在进行高速电路设计时有多个因素需要加以考虑这些因素有时互相对立如高速器件布局时位置靠近虽可以减少延时但可能产生串扰和显著的热效应因此在设计中需权衡各因素做出全面的折衷考虑既满足设计要求又降低设计复杂度高速PCB设计手段的采用构成了设计过程的可控性只有可控的才是可靠的也才能是成功的。