智慧装置不断推陈出新，驱动半导体制程加速演进，然而鳍式电晶体(FinFET)从10奈米微缩至7奈米时，漏电问题将更为严重，成为一大技术关卡；比利时微电子研究中心(IMEC)已透过改善寄生效应的方式克服此一挑战。

　　智慧装置推陈出新，其相关晶片和制程需求日渐成长，其中鳍式电晶体微缩亦成为重要课题。鳍式电晶体从10奈米微缩至7奈米，将遭遇诸多技术问题，譬如寄生效应纷纷浮出水面，鳍式电晶体微缩应首重改善寄生效应，进而减少漏电情形。

　　每一代半导体制程新技术降临，都代表设计和技术之间的相互依赖关系变得越发重要。明显的例子即是10奈米以下鳍式电晶体(FinFET)的微缩，本文将说明FinFET微缩的选择与限制。

　　智慧装置驱动晶片制程加速演进

　　随着智慧型行动装置的系统单晶片(SoC)效能要求遽增，以及更紧凑的上市时程(Time-to-market)”，逻辑制程需求也大幅成长。比利时微电子研究中心(IMEC)表示，每当新一代技术出现时，同时缩减面积、改善速度、降低耗能、减少成本，向来是第一要务。截至目前，此作法都成功带动制程持续微缩，从28奈米的平面式(Planar)矽元件、到20奈米平面式矽元件、最后到14/16奈米矽基(Silicon Based)FinFET与10奈米技术节点。FinFET技术的引入，使晶圆厂更能控管通道静电，维持接近理想值的次临界摆幅。在元件阶级上，新的破坏性解决方案，将持续改善7奈米技术节点效能，除可能利用非矽基的高迁移率材料，取代矽基通道材料，也可能采用环绕式闸极结构，以水平或是垂直奈米线形式呈现，以提供最佳的静电通道控制能力。另一方面，寄生电容(Parasitic Capacitance)和电阻等其他元素的重要性也逐渐浮上台面。

　　FinFET微缩至7奈米　遭逢寄生效应困境

　　从7奈米节点开始，寄生效应影响日益重要。晶片面积微缩带来多余电容和电阻，急遽降低系统速度和电力表现，是系统阶层不容忽视的问题。比利时微电子研究中心表示，以往未影响到系统效能的寄生效应，现今是必须考虑的因素。前、后段制程的串联电阻与寄生电容，例如互连层间的寄生电容，以及闸极(Gate)与源/汲极(Source/Drain)之间的边缘电容，再也不能被疏忽。

　　串联电阻降低电晶体的有效电压，而寄生电容占据部分系统电力，使运作减速。如欲在7奈米节点达到目标效能，优化通道材料等电晶体元件仍无法达成，必须引进改善寄生效应及其影响的创新技术。

　　运用气隙间隔片技术　改善寄生效应

　　比利时微电子研究中心及其团队整理出主要影响效能的问题后，已研发出能改善设备寄生效应的创新技术。举例而言，晶圆厂可利用气隙间隔片改善间隔距离和介电常数、包覆接点以降低接点电阻率，或优化后段制程的宽度、强度、以及鳍片高度。在设计阶层可减少每个装置的FinFET数量，团队透过模拟和计算，同时评估所有新参数，最后得出最可能达成目标的方案。

　　此评估结果，能做为不同方案中的功率及频率基准。例如，搭配矽基通道的FinFET中，最理想的串联电阻为何？包覆接点后预期得到何等速度效益？在评估各方案所达成的效能后，将能协助微电子研究中心相关技术研究员，在众多方案间做出选择，并给予技术蓝图的发展建议。

　　元件漏电减低　有助面积微缩

　　制程微缩主要目的是改善系统速度，但未来速度不再是主要驱动力。比利时微电子研究中心表示，过去每一代新技术出现时，已有能力在晶片中放入越来越多电晶体。但因漏电现象，每个电晶体减少的功率，并无法跟上面积微缩脚步。这表示每个新技术世代，在“每个晶片上可以放入多少电晶体”，以及“能以相同功率分配驱动的电晶体比例”，此二问题之间的差距会越来越大。在面积增加与功率增加之间的差距，被称作“黑矽(Dark Silicon)”。因此推动面积微缩时，也许不能为了特定功率分配，而在晶片上使用额外电晶体，这也是为何需要在元件层级上，找出减少漏电的解决方案。