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PROTEL技术大全之第三篇

2015-09-17
关键词: Protel PCB

  D2-D1)
  过孔的寄生电容会给电路造成的主要影响是延长了信号的上升时间,降低了电路的速度。举例来说,对于一块厚度为50Mil的PCB板,如果使用内径为10Mil,焊盘直径为20Mil的过孔,焊盘与地铺铜区的距离为32Mil,则我们可以通过上面的公式近似算出过孔的寄生电容大致是:C=1.41x4.4x0.050x0.020/(0.032-0.020)=0.517pF,这部分电容引起的上升时间变化量为:T10-90=2.2C(Z0/2)=2.2x0.517x(55/2)=31.28ps 。从这些数值可以看出,尽管单个过孔的寄生电容引起的上升延变缓的效用不是很明显,但是如果走线中多次使用过孔进行层间的切换,设计者还是要慎重考虑的。
  三、过孔的寄生电感
  同样,过孔存在寄生电容的同时也存在着寄生电感,在高速数字电路的设计中,过孔的寄生电感带来的危害往往大于寄生电容的影响。它的寄生串联电感会削弱旁路电容的贡献,减弱整个电源系统的滤波效用。我们可以用下面的公式来简单地计算一个过孔近似的寄生电感:
  L=5.08h[ln(4h/d)+1]其中L指过孔的电感,h是过孔的长度,d是中心钻孔的直径。从式中可以看出,过孔的直径对电感的影响较小,而对电感影响最大的是过孔的长度。仍然采用上面的例子,可以计算出过孔的电感为:L=5.08x0.050[ln(4x0.050/0.010)+1]=1.015nH 。如果信号的上升时间是1ns,那么其等效阻抗大小为:XL=πL/T10-90=3.19Ω。这样的阻抗在有高频电流的通过已经不能够被忽略,特别要注意,旁路电容在连接电源层和地层的时候需要通过两个过孔,这样过孔的寄生电感就会成倍增加。
  四、高速PCB中的过孔设计
  通过上面对过孔寄生特性的分析,我们可以看到,在高速PCB设计中,看似简单的过
  孔往往也会给电路的设计带来很大的负面效应。为了减小过孔的寄生效应带来的不利影响,在设计中可以尽量做到:
  1、从成本和信号质量两方面考虑,选择合理尺寸的过孔大小。比如对6-10层的内
  存模块PCB设计来说,选用10/20Mil(钻孔/焊盘)的过孔较好,对于一些高密度的小尺寸的板子,也可以尝试使用8/18Mil的过孔。目前技术条件下,很难使用更小尺寸的过孔了。对于电源或地线的过孔则可以考虑使用较大尺寸,以减小阻抗。
  2、上面讨论的两个公式可以得出,使用较薄的PCB板有利于减小过孔的两种寄
  生参数。
  3、PCB板上的信号走线尽量不换层,也就是说尽量不要使用不必要的过孔。
  4、电源和地的管脚要就近打过孔,过孔和管脚之间的引线越短越好,因为它们会
  导致电感的增加。同时电源和地的引线要尽可能粗,以减少阻抗。
  5、在信号换层的过孔附近放置一些接地的过孔,以便为信号提供最近的回路。甚至可以在PCB板上大量放置一些多余的接地过孔。当然,在设计时还需要灵活多变。前面讨论的过孔模型是每层均有焊盘的情况,也有的时候,我们可以将某些层的焊盘减小甚至去掉。特别是在过孔密度非常大的情况下,可能会导致在铺铜层形成一个隔断回路的断槽,解决这样的问题除了移动过孔的位置,我们还可以考虑将过孔在该铺铜层的焊盘尺寸减小。
  问:从WORD文件中拷贝出来的符号,为什么不能够在PROTEL中正常显示
  复:请问你是在SCH环境,还是在PCB环境,在PCB环境是有一些特殊字符不能显示,因为那时保留字.
  问:net名与port同名,pcb中可否连接
  答复:可以,PROTEL可以多种方式生成网络,当你在在层次图中以port-port时,每张线路图可以用相同的NET名,它们不会因网络名是一样而连接.但请不要使用电源端口,因为那是全局的.
  问::请问在PROTEL99SE中导入PADS文件, 为何焊盘属性改了
  复:这多是因为两种软件和每种版本之间的差异造成,通常做一下手工体调整就可以了。
  问:请问杨大虾:为何通过软件把power logic的原理图转化成protel后,在protel中无法进行属性修改,只要一修改,要不不现实,要不就是全显示属性?谢谢!
  复:如全显示,可以做一个全局性编辑,只显示希望的部分。
  问:请教铺銅的原则?
  复:铺銅一般应该在你的安全间距的2倍以上.这是LAYOUT的常规知识.
  问:请问Potel DXP在自动布局方面有无改进?导入封装时能否根据原理图的布局自动排开?
  复:PCB布局与原理图布局没有一定的内在必然联系,故此,Potel DXP在自动布局时不会根据原理图的布局自动排开。(根据子图建立的元件类,可以帮助PCB布局依据原理图的连接)。
  问:请问信号完整性分析的资料在什么地方购买
  复:Protel软件配有详细的信号完整性分析手册。
  问:为何铺铜,文件哪么大?有何方法?
  复:铺铜数据量大可以理解。但如果是过大,可能是您的设置不太科学。
  问:有什么办法让原理图的图形符号可以缩放吗?
  复:不可以。
  问:PROTEL仿真可进行原理性论证,如有详细模型可以得到好的结果
  复:PROTEL仿真完全兼容Spice模型,可以从器件厂商处获得免费Spice模型,进行仿真。PROTEL也提供建模方法,具有专业仿真知识,可建立有效的模型。
  问:99SE中如何加入汉字,如果汉化后好象少了不少东西!  3-28 14:17:0 但确实少了不少功能!
  复:可能是汉化的版本不对。
  问:如何制作一个孔为2*4MM   外径为6MM的焊盘?
  复:在机械层标注方孔尺寸。与制版商沟通具体要求。
  问:我知道,但是在内电层如何把电源和地与内电层连接。没有网络表,如果有网络表就没有问题了
  复:利用from-to类生成网络连接
  问:还想请教一下99se中椭圆型焊盘如何制作?放置连续焊盘的方法不可取,线路板厂家不乐意。可否在下一版中加入这个设置项?
  复:在建库元件时,可以利用非焊盘的图素形成所要的焊盘形状。在进行PCB设计时使其具有相同网络属性。我们可以向Protel公司建议。
  问:如何免费获取以前的原理图库和pcb库
  复:那你可以的WWW.PROTEL.COM下载
  问:刚才本人提了个在覆铜上如何写上空心(不覆铜)的文字,专家回答先写字,再覆铜,然后册除字,可是本人试了一下,删除字后,空的没有,被覆铜 覆盖了,请问专家是否搞错了,你能不能试一下
  复:字必须用PROTEL99SE提供的放置中文的办法,然后将中文(英文)字解除元件,(因为那是一个元件)将安全间距设置成1MIL,再覆铜,然后移动覆铜,程序会询问是否重新覆铜,回答NO。
  问:画原理图时,如何元件的引脚次序?
  复:原理图建库时,有强大的检查功能,可以检查序号,重复,缺漏等。也可以使用阵列排放的功能,一次性放置规律性的引脚。
  问:protel99se6自动布线后,在集成块的引脚附近会出现杂乱的走线,像毛刺一般,有时甚至是三角形的走线,需要进行大量手工修正,这种问题怎么避免?
  复:合理设置元件网格,再次优化走线。
  问:用PROTEL画图,反复修改后,发现文件体积非常大(虚肿),导出后再导入就小了许多。为什么??有其他办法为文件瘦身吗?
  复:其实那时因为PROTEL的铺铜是线条组成的原因造成的,因知识产权问题,不能使用PADS里的“灌水”功能,但它有它的好处,就是可以自动删除“死铜”。致与文件大,你用WINZIP压缩一下就很小。不会影响你的文件发送。
  问:请问:在同一条导线上,怎样让它不同部分宽度不一样,而且显得连续美观?谢谢!
  复:不能自动完成,可以利用编辑技巧实现。
  liaohm问:如何将一段圆弧进行几等分?
  fanglin163答复:利用常规的几何知识嘛。EDA只是工具。
  问:protel里用的HDL是普通的VHDL
  复:Protel PLD不是,Protel FPGA是。
  问:补泪滴后再铺铜,有时铺出来的网格会残缺,怎么办?
  复:那是因为你在补泪滴时设置了热隔离带原因,你只需要注意安全间距与热隔离带方式。也可以用修补的办法。
  问:可不可以做不对称焊盘?拖动布线时相连的线保持原来的角度一起拖动?
  复:可以做不对称焊盘。拖动布线时相连的线不能直接保持原来的角度一起拖动。
  问:请问当Protel发挥到及至时,是否能达到高端EDA软件同样的效果
  复:视设计而定。
  问:Protel DXP的自动布线效果是否可以达到原ACCEL的水平?
  复:有过之而无不及。
  问:protel的pld功能好象不支持流行的HDL语言?
  复:Protel PLD使用的Cupl语言,也是一种HDL语言。下一版本可以直接用VHDL语言输入。
  问:PCB里面的3D功能对硬件有何要求?
  复:需要支持Open