0 引言

    随着集成电路的制造工艺不断高速发展，电子器件的特征尺寸进入了纳米时代，在未来的若干年之内，特征尺寸会进一步缩小，集成电路的规模将进一步扩大^[1-2]。微系统芯片的设计技术在近几年得到了飞速发展，其规模已经发展到了一定的程度，功能也比较强大。随着集成电路工艺进入纳米时代，线宽和连线间距大大缩小，全局连线的延时会随着工艺特征尺寸的下降而快速上升，这使得片上全局互连线路的可靠性恶化，并且相邻互连线间的电容和电感耦合也对高速电路的通信产生了巨大的影响。SoC 己经不能满足几十亿晶体管的芯片需求，需要一种系统设计的架构平台，即片上网络（Network-on-Chip，NoC）。NoC是一种新的系统芯片结构，这种结构能够很好地解决SoC中的瓶颈问题^[3]。

    目前很多学者对NoC串扰进行了相关研究，并建立了串扰模型。MA^[4]模型是由Michael Cuviello提出，这种模型是最常用也是最经典的串扰模型，但MA模型只考虑了容性耦合。MT^[5]模型是由MH Tehranipou提出，这种模型是对MA模型的扩张，并且同时考虑了容性耦合和感性耦合。MDSI 故障模型是由Sunghoon Chun提出，这种模型考虑了奇模传输和偶模传输对串扰的影响，该模型定义了一个影响因子α，根据α大小来确定串扰影响^[6]。HT^[7]模型是由张金林提出，这种模型在MA模型的基础之上除去冗余项，而改进的HT模型^[8]是由姜书艳提出，这种模型进一步优化了HT模型，使其更简洁。针对这些故障模型出现许多故障测试方法，其中最常用的测试方法是基于最大攻击线模型测试方法MAF^[9]，基本思想是把一根传输线作为受害线，其他的传输线都作为攻击线，然后测试受害线上的信号受干扰情况。这种测试方法具有良好的优点，测试代码简单并且能够对故障进行100%测试。但这种测试方法需要大量的测试代码，测试次数与传输线数目N有关，测试次数大，从而带来很大的测试开销。本文基于改进的HT模型基础之上提出一种测试方法只需要进行3轮循环，测试18次即可达到测试目的，从而有效减小测试开销。其次，根据改进HT模型的故障特征设计了测试代码生成电路，实验结果表明这种测试电路能够满足测试要求，并且具有很好的移植能力，可以用于其他故障模型的测试。

1 基于改进的HT模型串扰测试方法

    一般串扰故障检测方法是把一根传输线作为受害线，其他的传输线都作为攻击线，然后测试受害线上的信号受干扰情况。例如，在改进的HT模型中，假设有N根传输线，改进的HT模型总共有6种故障模式，总共测试的次数是6N。对于NoC超大规模集成电路来说其缺点是测试次数多，开销大。

    为了减小测试次数，降低开销，提出一种串扰测试方法。在阐述这种测试方法之前，先介绍一个一般性结论：在对传输线进行串扰分析时，只需考虑受害线两侧 2～3根攻击线的影响^[9]。根据这个结论，提出一种串扰测试方法，该测试方法考虑受害线两侧2根攻击线的串扰影响。这种测试方法与传统测试方法不同，不需要对所有传输线都进行测试，只需3轮循环测试就能达到测试目标。 传输线路简化图如图1所示。

    其中实线表示受害线，虚线表示攻击线。第一轮1号、4号、7号传输线作为受害线，其他2号、3号……作为攻击线，根据一般性结论，只需要考虑2号、3号对1号串扰影响；2号、3号、5号、6号对4号串扰影响，以此类推。第二轮循环，2号、5号传输线作为受害线，其他1号、3号、4号……作为攻击线，只需要考虑1号、3号、4号对2号串扰影响；3号、4号、6号、7号对5号串扰影响，以此类推。第三轮循环，3号、6号传输线作为受害线，其他1号、2号、4号……作为攻击线，只需要考虑1号、2号、4号、5号对3号串扰影响；4号、5号、7号、8号对6号串扰影响，当进行3轮循环后就能完成所有情况的测试。

    对于改进HT模型的6种故障模式来说，N根传输线传统串扰测试方法需要测试6N次，而此方法只需要3*6=18次，对于NoC来说传输线数目N很大，这样这种方法就大大减小了测试次数，从而很有效地减小了开销。传统方法和本文方法测试次数比较如图2。

    根据姜书艳提出的改进HT模型设计了并行化测试序列如表1。本文提出的测试序列与测试传输线根数无关，只需要8个测试序列（T0～T7）即可，有效减少测试开销，缩短检测时间，从而降低了测试数据的冗余度，而且这种测试序列能够很方便地进行移植与扩展。

2 改进的HT模型仿真测试

2.1 测试序列发生器

    根据表1的测试序列代码，利用Pspice软件搭建序列发生器，如图3所示。该序列发生器生成的测试代码符合改进的HT模型所需要的测试代码要求：攻击线1测试代码为01010101，同理，另一条攻击线的测试代码为01010010，受害线的测试代码为0111010。该测试序列可以根据不同的故障模型需要的测试代码改变芯片74150的管脚高低电平，从而可以用于其他故障模型的测试代码生成，具有很强的移植能力。

2.2 测试仿真及分析

    测试仿真电路搭建的3-传输线耦合电路^[10]模型如图4。

    测试仿真结果如图5~图8所示，图5和图6分别是攻击线1和攻击线2的波形图，图7和图8分别是受害线被攻击前和被攻击后的波形。这里主要分析受害线的受串扰情况。分析比较图7和图8波形：在3.05 μs和3.90 μs之间出现明显下降脉冲；在第1.05 μs与1.75 μs之间和6.07 μs与6.70 μs之间受害线在被攻击前是从低电平到高电平跳变，而被攻击后出现明显的上升延迟；在第4.03 μs与4.85 μs之间和第7.05 μs与7.75 μs之间受害线在被攻击前是从高电平到低电平跳变，而被攻击后出现明显下降延迟，仿真结果符合理论。

3 结论

    本文简单介绍了NoC中串扰问题以及相关串扰模型，并基于改进HT模型提出一种串扰测试的方法。与一般测试方法相比，文中方法能够有效地降低测试次数，减小数据冗余，从而达到降低开销的目的。根据改进的HT故障种类模型设计了一套基于该模型的测试代码，根据测试代码设计了一种测试代码电路，并对测试电路进行仿真测试。实验结果表明，这种测试电路能够满足测试要求，并且可以用于其他故障模型的测试，具有很好的移植能力。

参考文献

[1] YUAN L，HE Y，HUANG J.A new neural-network-based fault diagnosis approach for analog circuits by using kurtosis and entropy as a processor[J].Instrumentation and Measurement，IEEE Transactions on，2010，59(3)：586-595.

[2] 欧阳一鸣.片上网络测试关键问题研究[D].合肥：合肥工业大学，2013.

[3] 周文彪.网格NoC平台中的若干关键技术研究[D].哈尔滨：哈尔滨工业大学，2008.

[4] CUVIEL L.Fault modeling and simulation for crosstalk in system-on-chip interconnects[C].IEEE/ACM International Conference on Computer-Aided，1999.

[5] CHEN J Q.Line identification of nonlinear systems using fuzzy mode[J].Journal of Acta Automatic Sinica，1998，24：90-93.

[6] 尚玉玲.高速互连串扰型故障测试研究[D].西安：西安电子科技大学，2009.

[7] ZHANG J L.A new fault model for testing signal integrity in SoCs in Chinese[J].Journal of University of Electronic Science and Technology of China，2007，36：611-613.

[8] 姜书艳，罗刚，吕小龙.片上网络互连串扰故障模型的研究及改进[J].电子测量技术，2012，35(4)：123-127.

[9] LUCAS A H，AMORY A M，MORAES F G.Crosstalk fault tolerant NoC：Design and evaluation[C].17th IFIP WG 10.5/IEEE International Conference on Very Large Scale Integration，2011：81-93.

[10] 杨静.片上网络（NoC）的互连串扰测试方法研究[D].成都：电子科技大学，2011.

[11] 段天睿.柔性线路串扰PSpice仿真分析及应用[J].安全与电磁兼容，2009(5)：80-83.