《电子技术应用》

CMOS单片高隔离度Ka波段单刀双掷开关的设计

2016年电子技术应用第4期 作者:刘 超1,2,李 强1,熊永忠2
2016/4/28 11:42:00

刘  超1,2,李  强1,熊永忠2

(1.电子科技大学 微电子与固体电子学院,四川 成都610054;2.中国工程物理研究院 太赫兹中心,四川 成都611731)


    摘  要: 提出了应用0.13μm CMOS工艺设计的具有高隔离度Ka波段单刀双掷(Single Pole Double Throw,SPDT)开关。测试结果显示,在Ka波段此单片开关插损为2.7~3.7 dB,在35 GHz时测得的输入1 dB压缩点(P-1 dB)为8 dBm。通过使用并联NMOS晶体管的拓扑结构并且使用高Q值的匹配网络,测得的开关在30~45 GHz有33~51 dB的隔离度。此Ka波段单刀双掷开关芯片的核心面积(die)仅仅为160×180 ?滋m2。

    关键词: Ka波段;单刀双掷开关;高隔离度;CMOS;T/R开关

    中图分类号: TN432

    文献标识码: A

    DOI:10.16157/j.issn.0258-7998.2016.04.012


    中文引用格式: 刘超,李强,熊永忠. CMOS单片高隔离度Ka波段单刀双掷开关的设计[J].电子技术应用,2016,42(4):43-45,52.

    英文引用格式: Liu Chao,Li Qiang,Xiong Yongzhong. CMOS monolithic Ka-band SPDT switch design with high isolation[J].Application of Electronic Technique,2016,42(4):43-45,52.

0 引言

    如今单片集成电路在微电子领域是非常热门的研究方向,在通信系统中,开关作为重要的组件电路控制着信号的流动方向。单刀双掷(Single Pole Double Throw,SPDT)开关尤其重要,它广泛地应用在T/R组件、移相器、衰减器中。

    在传统的设计中,开关往往用III-V族半导体(GaAs或者InP)的晶体管或者二极管设计来获得小的插入损耗[1-7]。然而,该方法占据比较大的面积而且比较昂贵。随着硅基工艺的发展,基于CMOS或者SiGe BiCMOS工艺设计的开关也开始流行起来[2-6],它们的优势在于有着较低的成本和较高的集成度。

    在传统的毫米波SPDT开关的设计中,管子寄生的关断电容和导通电阻使得开关往往需要折中考虑损耗和隔离度。为了缓解这个问题,我们采用并联式NMOS管子的设计,将NMOS管子的寄生效应匹配到相应的传输网络中,再采用高Q值的电感设计。相对先前的设计,本文设计的开关可以保证插入损耗在可以接受的条件下同时获得非常高的隔离度。

1 CMOS工艺

    本开关是基于0.13 μm CMOS设计的,工艺中共有7层金属,最上面两层比较厚的金属(分别为3 μm和2 μm)用于电感设计。相对于III-V族的半导体,硅基工艺衬底有着相对比较大的损耗。为了降低其影响,使用最下层的金属(0.4 μm)作为地线层来起到一定的屏蔽作用,最上层的金属(3 μm)用来设计传输线。采用此种设计的50 Ω传输线宽大约为16 μm,在Ka波段损耗大概0.6 dB/mm。

2 Ka波段高隔离度开关设计

    图1是NMOS管的等效寄生模型。NMOS管相当于一个四端元件,包括端口G(栅级)、D(漏极)、S(源级)和B(衬底)。主要的寄生电容有栅漏电容Cgd、栅源电容Cgs、源级和漏级到衬底的电容Cdb和Csb。此外,衬底到地的电阻Rb也影响着开关的性能。

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    衬底电阻的大小在实际设计中很难有一个准确的模型,因为它取决于晶体管大小、管子条栅的数目、衬底接触孔的分布,甚至是周围电路期间的分布[8-9],这个模型在代工厂提供的模型中难以准确地体现。基于衬底电阻的复杂性和不确定性,在实际工程中往往采用版图中的处理使其最大化或者最小化的方式来简化其模型。

    在开关设计中,一个很大的隔离电阻Rg放置在NMOS管的栅和控制电压之间,用以减小信号泄露,同时避免栅氧击穿。在一般的串联管子开关设计中,想要减小开关的插损就必须选用尺寸比较大的管子。然而,这必然导致寄生的电容也随之增大,造成关断时隔离度的下降。因此插损和隔离度的折中限制了管子的选择。

    在本文提出的结构中,NMOS管作为并联器件来使用。为了减小衬底电阻的影响,采用尽量减小接触电阻的方式,在管子周围放置尽量多的衬底接触通孔。这样,衬底电阻可以近似为一个非常小的电阻。对应的关断情况和导通情况下的等效电路模型如图2(a)和图2(b)所示。当开关导通时并联的NMOS管可以近似为一个到地的小电阻Ron;当开关关断时,可以近似为一个到地的电容Coff

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    图3为所设计的Ka波段单刀双掷开关的原理图。其主要设计思想就是将关断情况下NMOS管子的寄生电容加入到匹配网络中,从而减轻了传统串联NMOS开关中插损和隔离度的折中问题。表1所示为此开关的详细器件参数。

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    当VC是低电平时,T1和T2关断,T3和T4导通。图3(a)的上通路中,串联电感L2和T1、T2的寄生关断电容形成了一个π型网络。同时,电感L1和两个C1也形成了一个π型网络。信号通路上的高阶LC匹配网络模拟传输线可以使得输入输出都达到良好匹配,从而获得相对较宽的带宽。在导通情况下T3和T4的导通电阻比较小,下通路中L1和C1形成了在工作频率上的并联谐振,从而相对端口1可以是高阻状态。

    从上述的设计思路可知,工作时的等效电路如图3(b)所示。关断情况下的NMOS管(T1和T2)可以等效为到地的电容(C2),导通情况下的NMOS管子(T3和T4)可以等效为到地的小电阻(Ron)。

    为了达到高的隔离度,下通路必须在工作频率上呈现高阻。并联谐振的等效阻抗为:

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其中Q是整个网络的品质因子,包括了NMOS管和无源的电感。因此,为了在端口1提供高阻,需要选择高Q值的器件。

    为了达到尽量高的Q值,需要NMOS管具有尽量小的导通电阻,电感具有尽量高的Q值。应用并联型的单刀双掷开关结构,管子关断时的寄生电容是匹配网络的一部分,可以选用大尺寸的管子来降低导通电阻而不用牺牲隔离度。

    从表1中看到各参数的值,片上电感的Q值对开关的损耗影响非常大。我们采用单层八角螺旋绕线电感的方式设计了开关中的电感。

    并联NMOS管子的关断寄生电容可以根据式(2)使用Y参数计算出来。对于尺寸为60 μm/0.13 μm的管子(10个条栅)在35 GHz时的寄生电容值为46 fF。

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    最终,整个开关的设计通过HFSS仿真其无源结构加上代工厂提供的NMOS管子模型在ADS中协同仿真实现。为了减少相邻通道的信号耦合,在版图设计中还加入了接地的隔离墙。

3 测试结果

    图4显示了加工出来的芯片照片,算上pad一共面积为0.74×0.62 mm2。而此开关芯片的核心面积才0.16×0.18 mm2

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    S参数的测试是在探针台上用微波的地-信号-地(Ground-Source-Ground)探针进行片上测试。由于此芯片核心面积太小,为了测试方便加了pad和微带走线后面积稍微增大了一些。

    图5显示了仿真和测试的输入输出匹配和插损的对比图。整体结果一致性非常好,只有测试出来的损耗比仿真结果大一些。从30~45 GHz测得的损耗是2.7~3.7 dB之间。这可能是由于高频下NMOS管子的模型精确度引起的。在30~45 GHz间,测试的输入和输出回波损耗都在14 dB以上。测试和仿真的开关隔离度如图6所示。通过使用并联NMOS管式的结构和高Q值的电感元件,测试结果显示从30~45 GHz此开关有33~51 dB的隔离度。这里要说明的是,测试的隔离度比仿真结果还要好是因为实际版图设计中又加入了接地的隔离带,而仿真结构中是未将此效应包括在内的。

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    开关的功率性能测试由一台信号源和频谱仪测试完成。在35 GHz时,此开关的输入1 dB压缩点(P-1 dB)为8 dBm。相对来说比较低的功率性能是因为使用体硅(bulk CMOS)的工艺,不能在衬底接触上引入衬底悬浮(floating body)技术来提高其击穿电压进而提高功率性能。

    此开关和文献中使用硅基工艺(CMOS或者SiGe BiCMOS)设计的Ka波段单刀双掷开关结果性能对比如表2所示。从对比中可以看出,本文设计的Ka波段单刀双掷开关用比较小的面积实现了高隔离度和好的输入输出匹配。此外,由于体硅工艺所限,开关的功率处理能力相对较低一些。

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4 结论

    本文基于0.13 μm CMOS工艺设计了一种高隔离度的Ka波段的单片单刀双掷开关。通过使用并联NMOS管子结构,采用高Q值的匹配网络并且在版图中采用隔离墙,片上测试结果表明此开关在Ka波段的隔离度可以达到33~51 dB。

参考文献

[1] MIZUTANI H,IWATA N,TAKAYAMA Y,et al.Design considerations for traveling-wave single-pole multi-throw MMIC switch using fully distributed FET[J].IEEE Transactions on Microwave and Theory Techniques,2007,55(4):664-671.

[2] MIN B W,CHANG M,REBEIZ G M.SiGe T/R modules for Ka-Band phased arrays[C].IEEE Compound Semiconductor Integrated Circuit Symposium,Portland:IEEE,2007:1-4.

[3] POH C H J,SCHMID R L,CRESSLER J D,et al.An X-Band to Ka-Band SPDT switch using 200 nm SiGe HBTs[C].IEEE Silicon Monolithic Integrated Circuits in RF Systems,Santa Clara:IEEE,2012:183-186.

[4] MIN B W,REBEIZ G M.Ka-band low-loss and highisolation switch design in 0.13 μm CMOS[J].IEEE Transactions on Microwave and Theory Techniques,2008,56(6):1364-1371.

[5] HETTAK K,ROSS T,WIGHT J,et al.DC to 70 GHz 90 nm 3D CMOS SPDT using elevated CPW and CPS series stubs[C].IEEE International Microwave Symposium,Baltimore:IEEE,2011:1-4.

[6] CHAO S F,KUO C C,TSAI Z M,et al.40 GHz MMIC SPDT and multiple-port bandpass filter-integrated switches[J].IEEE Transactions on Microwave and Theory Techniques,2007,55(12):2691-2699.

[7] ZHENG X,TREMBLAY J C,HUETTNER S E,et al.Ka-band high power GaN SPDT switch MMIC[C].IEEE Compound Semiconductor Integrated Circuit Symposium,Monterey:IEEE,2013:1-5.

[8] ENZ C.An MOS transistor model for RFIC design valid in all regions of operation[J].IEEE Transactions on Microwave and Theory Techniques,2002,50(1):342-359.

[9] HAN J,SHIN H.A scalable model for the substrate resistance in multi-finger RF MOSFETs[C].IEEE MTT-S International Microwave Symposium Digest Philadelphia:IEEE,2003:2105-2108.

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