2009年至今，ARM处理器制程从45nm跃进至10nm，加之架构迅速迭代，性能提升了100倍——iPad Pro自诩超越80%的便携PC，Mali-G71扬言媲美中端笔记本独显。

那么Intel似乎有些不妙

对于PC而言，这就很尴尬了，尤其是IC设计、晶圆制造两头包办的巨人——Intel。微软、高通急不可耐地联姻Win10和骁龙835，这叫Intel老脸往哪搁。

不过这个大黑锅，好像要自己背。原来“工艺年-架构年”的钟摆式升级，变成了“Tick-Tock-优化”三年一循环。那么Intel是不是处于架构、制程的双重危机呢？

第一个问题，在处理器性能上，ARM架构击败x86架构了吗？答案是并没有，毕竟两者的功耗和散热设计远不能相提并论，且前者运行Win10还需要模拟器，存在效率转换问题。

第二个问题，在芯片制程工艺上，ARM阵营在超越Intel了吗？三星和台积电将在2017年初商用量产10纳米工艺节点，Intel商用则要落后一步至2017年底 。看似不妙，不是吗？

如出一辙的FinFET工艺

在传统的平面MOSFET结构中，硅基底（Sub）顶部与氧化层（Field Ox.）齐平，相接于栅极（Gate）的底面。电流方向从Source流向Drain，由栅极控制电路接通与断开。所以一般用栅极（Lg）衡量芯片制程工艺，这一特征尺寸当然是越小越好。

注意特征尺寸只代表最小的工艺水平，也叫做最小线宽，只用在最关键的部位上。当栅极长度逼近20纳米大关时，对电流控制能力急剧下降，漏电率相应提高。

这时候需要用到FinFET技术（鳍式场效应晶体管），将电路通道升高为鲨鱼鳍形状，三面与栅极接触，

降低漏电和动态功率损耗，改善功耗和发热。

三星、台积电采用10纳米FinFET工艺节点，Intel则称作三栅极（Tri-Gate）3D晶体管设计，本质技术没有什么差异。不过Intel实践得早一些，22纳米就用上了FinFET。

半导体工艺的“魔术数字”

根据以上的介绍可以知道，工艺节点只是最小线宽，无法作为单一参数衡量半导体集成度。我们还需要比较栅极、鳍的间距，以此衡量晶体密度。

14纳米FinFET工艺下，三星栅极、鳍的间距为84/78纳米、78纳米，大于Intel的70纳米、64纳米；10FinFET纳米工艺下，三星栅极间距为64纳米，大于Intel的54纳米。

Intel虽然工艺制程听起来一般，但具有令人惊讶的密度优势。台积电、三星的工艺数字都经过不同程度的“美化”，甚至传言联发科内部有一套换算方式：台积电的16纳米等于英特尔的20纳米，这里不做考证了。

根据一份泄露的三星半导体路线规划，10纳米FinFET共有3代，其中10LPE、10LPP的性能相比14LPP进步10%、20%。三星对外宣称的27%性能提升可能是最终的10LPU。Intel的10纳米工艺迭代更新三次，但栅极

间距、晶体管密度要好过三星和台积电。

不过Intel时间上落后半年，喜忧参半。因为10纳米对于任何一家都是全新尝试，不仅仅涉及CPU 体质问题，直接影响到良率，三星和台积电赶工面临的问题可能要更加严峻。

来自Intel的反击

在IDF2016（Intel Developer Forum）上，Intel宣布与ARM达成了新的授权协议，未来将可能代工ARM架构芯片，无疑对三星和台积电的业务造成潜在的冲击。

同样是10纳米制程，迟到的Intel确实更厉害些。不过迟到毕竟是迟到，曾经Intel巨大的领先优势正被三星和台积电慢慢赶上，牙膏厂也要加把劲了。