《电子技术应用》

一种低噪声亚采样锁相环的设计

2017年微型机与应用第5期 作者:王宇涛,曾铭,傅忠谦,林福江
2017/4/6 10:10:00

  王宇涛,曾铭,傅忠谦,林福江

  (中国科学技术大学 信息科学技术学院,安徽 合肥 230026)

       摘要:介绍了一种2.4 GHz的低噪声亚采样锁相环。环路锁定是利用亚采样鉴相器对压控振荡器的输出进行采样。不同于传统电荷泵锁相环,由于在锁定状态下没有分频器的作用,由鉴相器和电荷泵所产生的带内噪声不会被放大N2 倍,从而会使锁相环的带内噪声极大程度地减小。在输出电压摆幅相同的情况下,压控振荡器采用NMOSPMOS互补结构降低了锁相环的功耗。锁相环的设计在TSMC 180 nm CMOS工艺下完成,在1.8 V的供电电压下,锁相环功耗为7.2 mW。在偏移载波频率200 kHz处,环路的带内噪声为-124 dBc/Hz。

  关键词:锁相环;亚采样鉴相器;电荷泵;低噪声

  中图分类号:TN432文献标识码:ADOI: 10.19358/j.issn.1674-7720.2017.05.010

  引用格式:王宇涛,曾铭,傅忠谦,等.一种低噪声亚采样锁相环的设计[J].微型机与应用,2017,36(5):29-31,34.

0引言

  在无线通信系统中,一个低抖动、低噪声的时钟信号是必不可少的。锁相环目前被广泛应用于产生高精度的时钟信号,例如为无线射频收发机系统提供稳定的本振时钟信号。低噪声的本振信号对于无线收发机系统的整体性能起着至关重要的作用。

  在传统电荷泵锁相环中,由于分频器的作用,带内噪声性能会被很大程度恶化。通常情况下,会选取较小的环路带宽来抑制由鉴频鉴相器和电荷泵所带来的带内噪声。然而,减小环路带宽会增加锁相环的锁定时间以及芯片面积。

  由于亚采样锁相环在锁定状态下没有分频器的作用[1],所以能很好地解决环路带宽与噪声之间的折中问题,既能获得大的环路带宽,又能减小锁相环的相位噪声。

  本文分析了传统电荷泵锁相环的带内噪声,提出了低噪声亚采样锁相环,给出了电路各模块的具体实现和电路仿真结果。

1传统电荷泵锁相环的带内噪声

  图1为传统电荷泵锁相环(CPPLL)的基本结构[2],主要由鉴频鉴相器(Phase and Frequency Detector, PFD)、电荷泵(CP)、环路滤波器(Low Pass Filter, LPF)和压控振荡器(VCO)组成。图2所示为CPPLL的相位噪声模型[3],Kd为PFD/CP线性增益,FLPF(s)为环路滤波器的传输函数,KVCO/s为VCO的增益。

Image 001.jpg

  CPPLL带内噪声主要由PFD/CP的噪声贡献,利用图2的相位域模型,可以得到闭环PD/CP的噪声传输函数为:

  HPDCP(s)=φout,nφPDCP,n=1Kd·G(s)1+G(s)/N(1)

  其中,G(s)= Kd·FLPF·KVCO/s是PLL开环传递函数。所以由PFD/CP贡献的带内噪声为:

  KV}P99@LCZ`7V96QG}@1A$W.png

  其中,Kd=ICP/2π,相位噪声Linband通常表示为单边带噪声功率,SiPDCP是PFD/CP噪声频率谱密度。从式(2)可以看出,由于分频器的存在,PLL的带内噪声会被放大N2倍。从而较大的Kd,CP即较大的 PFD/CP线性增益Kd及较小的分频比N会得到更优的噪声性能。

2SSPLL工作原理及噪声分析

  本文提出的亚采样锁相环基本结构框图如图3所示,主要由核心的亚采样环路(Core Loop)及锁频环(FLL)构成。如果仅使用核心电路,由于SSPD的捕获范围有限,在采样的过程中,采样器无法区分被采样的频率是所需的N·fRef 还是fRef 的其他谐波,故加入FLL可以得到所需的锁定频率。SSPD采用参考信号Ref对VCO的输出进行采样。使用相同的SSPD/CP作为Dummy采样器,可以消除从采样开关到VCO的电荷注入和补偿BFSK效应[4],从而使采样PLL的参考杂散性能得到优化。

 

Image 002.jpg

  当环路未锁定时,核心采样电路与FLL一起工作,当Ref与FLL中分频器输出Div相位差小于π,PFD的输出会掉入死区(Deadzone),使得CP2无法开启,FLL停止工作,只有核心采样电路单独工作,直至锁定。当环路锁定时,Ref的上升沿与VCO差分输出波形的交叉点对齐。SSPD采样后,可以通过CP将采样的电压转化为上下电流IUP和IDN。因为Ref采样得到的电压相等,所以CP的上下电流相等,从而VCO控制电压VCTRL保持恒定不变,环路锁定。

  由于环路锁定时,FLL不工作,所以SSPLL的噪声模型可以简化成如图4所示的模型。与图2比较,很明显地看到少了分频器模块对系统的影响,使得锁相环的带内噪声大幅度减小。从而SSPD/CP对整个环路贡献的噪声为:

  ))Y@C7($K3(4`3[9)6ZV65L.png

 

Image 003.jpg

  但是,参考信号源的噪声依然会被放大N2倍,所以在SSPLL中,带内噪声主要由参考信号源的噪声贡献。

3电路各模块设计与实现

  3.1压控振荡器

Image 004.jpg

  图5为压控振荡电路图,(a)为VCO的原理图,本文设计采用NMOSPMOS互补的结构。相对于全NMOS、全PMOS结构,这种结构不仅可以节省功耗,而且当偏置电流相等时,互补型结构的VCO能够获得更好的相位噪声[5]。此外,在偏置电流一定时,互补性结构提供更大的负阻值,交叉耦合管的转换速度更快,使得1/f噪声的拐角频率大大降低。在1 mA的偏置电流下,相位噪声可以达到-120 dBc/Hz @ 1 MHz。(b)为高线性度Varactor对于VCO的变容管Varactor采用对称式结构,可以有效提高频率调谐增益KVCO的线性度,从而优化噪声性能。本文设计KVCO为55 MHz/V,调谐范围为2.3 GHz~2.55 GHz,调谐曲线如图6所示。

  3.2亚采样鉴相器/电荷泵

  图7所示为SSPD/CP的原理图,图8为本文提出的亚采样CP的电路图,在采样过程中,锁定时理想的采样点为正弦信号的过零点,从而可以得到:

  J4QT70$3VRJDVG}M@4O1J[5.png

  

Image 005.jpg

  将亚采样锁相环CP与传统电荷泵锁相环CP的噪声性能进行对比,可以得到:

  [(AY93@_PAWS0SD3DORT@5W.pngK

  通常情况下,N 1,AVCO/VGST>1,所以Kd,SS-Kd,CP。比较式(2)和式(3),可以得到亚采样锁相环的带内噪声被大幅度抑制。但是在环路带宽一定的情况下,CP增益过大会导致环路滤波器的电容过大,使得芯片的面积增大。加入脉冲产生器Pulser电路,控制CP导通时间,有效控制CP增益的大小,减小芯片面积。

  另外,在亚采样CP中加入单位增益缓冲器,当输出端充放电开关关闭时电流源管的漏端电压和控制电压相同,有效减小了由电荷分享而引起的电流纹波,提高了亚采样锁相环的杂散性能。

4电路仿真结果

Image 006.jpg

  图9是SSPLL环路瞬态响应,可以看出SSPLL的输出频率随着VCO控制电压的变化而变化。图(a)中A区域表示系统检测Ref与Div相位差小于π,但频率在Ref的其他谐波处,未锁定。此时,FLL不工作,CP2输出为0,只有SSPD/CP有电流输出,SSPLL输出频率大于所需锁定频率,Ref与Div相位差逐渐累积增大;B区域表示M1处,Ref与Div相位差积累至大于π,CP2开启,环路滤波器放电使得VCTRL电压降低,从而SSPLL输出频率降低,使其接近锁定频率N·fRef;在C区域中的M2处,环路开始锁定,VCO控制电压和SSPLL输出频率保持不变。

  图10和图11所示分别为SSPLL的输出频谱(Spectrum)和相位噪声性能。从图中可以看出,SSPLL的参考杂散为-79.81 dBc,在偏移载波频率200 kHz处,带内噪声为-124 dBc/Hz。SSPLL的版图如图12所示,核心电路面积为750 μm×560 μm。

  

Image 007.jpg

5结论

  本文介绍了亚采样锁相环电路的工作原理,重点对比分析了亚采样锁相环与传统电荷泵锁相环的噪声性能。基于TSMC 180 nm的工艺,在1.8 V供电电压下,SSPLL的功耗为7.2 mW;在偏移载波频率200 kHz处,带内噪声为 -124 dBc/Hz;参考杂散为-79.81 dBc。

Image 008.jpg

  参考文献

  [1] GAO X, KLUMPERINK E A M, BOHSALI M, et al. A low noise subsampling PLL in which divider noise is eliminated and PD/CP noise is not multiplied by N2 [J]. IEEE Journal of Solid State Circuits, 2009, 44(12): 3253-3263.

  [2] 陈莹梅,王志功,章丽.一个简单鉴频鉴相器结构实现的快速锁定低抖动锁相环[J].半导体学报,2008,29(1):88 92.

  [3] EGAN W F. Frequency synthesis by phase lock[M]. New York: Wiley Interscience, 2000.

  [4] GAO X, KLUMPERINK E A M, SOCCI G, et al. Spur reduction techniques for phase locked loops exploiting a sub sampling phase detector [J]. IEEE Journal of Solid State Circuits, 2010, 45(9): 1809-1821.

  [5] HAJIMIRI A, LEE T H. Design issues in CMOS differential LC oscillators [J]. IEEE Journal of SolidState Circuits, 1999, 34(5): 717-724.


继续阅读>>