《电子技术应用》
您所在的位置:首页 > 模拟设计 > 业界动态 > 台积电下周四公布3纳米设厂计划

台积电下周四公布3纳米设厂计划

2017-05-19
关键词: 台积电 制程 晶圆 芯片

台积电一年一度的技术论坛定下周四(25)日在台湾地区新竹登场,在美商应用材料公司材料技术获致重大突破下,预估台积电5nm制程量产蓝图将更加确定,预料论坛中将揭示5nm量产时程,也将成为全球第一个对外宣布提供5nm代工服务的晶圆厂。

台积电供应键透露,今年台积电技术论坛将由共同执行长暨总经理魏哲家担纲主持,除揭示台积电引以为傲的7nm即将于今年底进行投片量产外,也将确立5纳米制程试产和量产时程;同时也会针对市场瞩目的3nm设厂地点,提出进一步的说明。

应用材料昨(17)日宣布成功运用钴金属材料取代铜,作为半导体先进制程中进行沉积制程的关键材料,且获致导电性更佳和功耗更低、让芯片体积更小等重大突破,让摩尔定律得以延伸推进到7纳米,甚至到5纳米和3纳米,预料将使台积电等晶圆制程厂7纳米量产脚步加速。

美商应用材料研发人员昨专程到台湾宣布这项重要材料创新技术,也意味应用材料在半导体先进制程设备和材料运用,持续扮演领先地位,并透露包括台积电等晶圆制造厂将先进制程推进至7纳米以下的商业化脚步,更向前迈进一大步。

应用材料表示,目前各大晶圆制程厂已导入在7纳米制程采用这项新的材料革新,如果成效良好,不排除可能在7纳米就可以看到导入钴金属取代铜制程技术变革。

应用材料表示,当半导体金属沉积制程进入7纳米以下的技术节点时,连接芯片中数10亿个晶体管的导线电路渐渐成为技术瓶颈。

一方面要扩增芯片上晶体管的数量,一方面追求系统整合芯片封装,缩小导线进而增加晶体管密度是必然的趋势。

但应用材料强调,当导线的截面积减少,导电区域的体积也减少,这会造成电阻增加,阻碍最佳效能的实现。

这种阻容迟滞有赖以创新突破技术瓶颈,包括在阻障层、内衬层微缩制程,以及运用新的材料,以利在更狭小的空间中改善导电特性。

应用材料强调,为了解决导线的电阻问题,用新的钴取代传统的铜,并运用多年累积的沉积制程技术,同时将物理气相沉积、化学气相沉积和原子层三种不同沉积制程技术,整合在同一设备平台上,运用单一整合程序,制造复杂的薄膜堆栈结构。

应用材料材指出,以钴取代传统铜进行沉积制程的关键材料,已获致传导性更快且功耗更低等优越性能,同时大幅节省芯片体积,芯片效能更快、体积更大。


本站内容除特别声明的原创文章之外,转载内容只为传递更多信息,并不代表本网站赞同其观点。转载的所有的文章、图片、音/视频文件等资料的版权归版权所有权人所有。本站采用的非本站原创文章及图片等内容无法一一联系确认版权者。如涉及作品内容、版权和其它问题,请及时通过电子邮件或电话通知我们,以便迅速采取适当措施,避免给双方造成不必要的经济损失。联系电话:010-82306118;邮箱:aet@chinaaet.com。