《电子技术应用》
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一种具有新型延时单元的鉴频鉴相器设计
2018年电子技术应用第4期
江 平,黄春良,叶宝盛
中国电子科技集团公司第三十六研究所,浙江 嘉兴314033
摘要: 鉴频鉴相器是电荷泵锁相环的关键模块。死区表征鉴频鉴相器对两个输入信号最小相位差的鉴别能力,会使锁相环的杂散特性恶化,是鉴频鉴相器主要的设计考虑之一。基于TSMC 0.18 μm RF CMOS工艺,设计了一款具有新型延时单元的无死区鉴频鉴相器。该延时单元基于传输门及反相器设计,利用3位数字控制,实现8种不同的复位延时,可灵活配置,有效消除死区。其具备占用面积小、结构简单、易扩展和易移植等特点。仿真结果表明,设计的鉴频鉴相器具备消除死区的能力,能够应用于锁相环电路。
中图分类号: TN402
文献标识码: A
DOI:10.16157/j.issn.0258-7998.173333
中文引用格式: 江平,黄春良,叶宝盛. 一种具有新型延时单元的鉴频鉴相器设计[J].电子技术应用,2018,44(4):44-47,51.
英文引用格式: Jiang Ping,Huang Chunliang,Ye Baosheng. Design of phase frequency detector with a novel delay unit[J]. Application of Electronic Technique,2018,44(4):44-47,51.
Design of phase frequency detector with a novel delay unit
Jiang Ping,Huang Chunliang,Ye Baosheng
No.36 Research Institute of China Electronics Technology Group Corporation,Jiaxing 314033,China
Abstract: Phase frequency detector(PFD) is the key module of charge pump phase locked Loops(CPPLL).Dead zone which is one of the primary design considerations of PFD shows the capability of detecting the minimum phase error of the two input signals and it deteriorates the spurious performance of CPPLLs. A no dead zone PFD with a novel delay unit is designed based on TSMC 0.18 μm RF CMOS technology. A delay unit composed of transmission gates and an inverters achieving eight different delay time by three control bits is proposed, which can be flexibly configured and effectively eliminates dead zone. It is simple structure with advantages of small area, easy scalability and portability. The simulation results indicate the presented PFD can be applied to PLLs for eliminating dead zone.
Key words : CPPLL;PFD;dead zone;spurious;delay unit
0 引言

    电荷泵锁相环(Charge Pump Phase Locked Loop,CPPLL)因其易集成、低功耗、大动态捕获范围和小静态相位误差等优点而广泛应用于侦测、导航、雷达、通信等设备中[1-3],其性能直接决定系统各项指标的好坏。典型CPPLL频率合成器由鉴频鉴相器(Phase Frequency Detector,PFD)、电荷泵(CP)、环路滤波器(LPF)、压控振荡器(VCO)和可编程分频器(DIV)组成,如图1所示。

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    PFD是CPPLL的核心部件之一,完成输入参考信号与反馈信号(即VCO经DIV分频后的信号)频率和相位的检测[4],产生后级CP充放电电流的开关控制信号。在该控制信号作用下,CP对LPF充放电,使VCO的调谐电压发生相应的变化,进而改变VCO的谐振频率。VCO振荡输出信号经DIV分频后参与鉴频鉴相,由此构成闭环反馈系统,实现锁相倍频功能。通常PFD存在死区效应[5],鉴相死区将造成锁相环输出相位抖动,恶化杂散和相噪特性,而减小甚至消除死区效应的主要办法是改进其复位电路,增加延时单元,增大复位延时treset。但treset增大会使鉴相范围减小,捕获速度变慢[6]

    为此,本文基于TSMC 0.18 μm RF CMOS工艺,设计了一款具有数控延时单元的PFD,既消除了死区效应,又能保证良好的鉴相范围和捕获速度。同时,采用基于传输门和反相器的数控结构,扩展性和移植性强,对工艺、电压、温度等参数的变化不敏感,具有较强的适应性。

1 PFD的工作原理

    图1中所示PFD是一种典型的三态数字鉴频鉴相器结构,因其电路简单而被广泛应用。该PFD由两个D触发器和一个与非门组成[4],实现输入参考信号REF和反馈信号FB频率和相位的比较,输出与之匹配的UP和DN信号,控制电荷泵的工作状态(充电、放电或保持)。

    假设该PFD初始状态时,REF和FB都为低电平,当REF上升沿先到来时,由其驱动的D触发器被触发,UP变为高电平。当FB上升沿到来时,由其驱动的D触发器被触发,DN变为高电平。此时UP和DN均为高电平,与非门产生复位信号,将两个D触发器复位,UP和DN均变为低电平。上述过程为REF相位超前时的PFD的工作情形,由类似分析,可得REF相位滞后时PFD的工作情形。可得,该PFD存在4种工作状态,即UP和DN分别为00、01、10和11。其中11是一个瞬时状态,是被禁止的,一旦出现,D触发器会因复位而迅速进入00状态,状态转换关系见图2。

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    根据对PFD工作原理的分析,可以预见其工作波形如图3所示。当REF频率高于FB频率时,UP输出为不同脉宽的不规则脉冲信号,DN输出保持低电平,且频差越大,UP的均值越大。在UP信号作用下,CP充电支路间断性开启,使调谐电压升高,从而使VCO频率往高端调谐,因此REF和FB信号的频差减小。此阶段为PFD的鉴频过程。当REF和FB信号的频差减小为零时,PFD进入鉴相工作状态。假设此时REF频率等于FB频率且相位超前,则UP输出脉宽正比于两者相位差的周期性脉冲信号,DN输出保持低电平,UP信号作用又使PFD进入鉴频工作状态。在CPPLL频率合成器未锁定时,PFD不停地在鉴频和鉴相工作状态之间动态调整,直至达到频率合成器锁定,此时REF和FB信号的频率相同,相位同步,从而保证了VCO输出的频率和相位稳定。REF频率低于FB频率以及两者频率相同时,REF相位滞后FB相位情况的工作过程与上述过程类似。

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2 PFD电路设计与仿真

2.1 PFD的死区效应

    上节着重分析了PFD的工作原理,并得到了其理想工作波形见图3。当输入参考信号REF与反馈信号FB的相位差很小时,UP或DN的脉冲宽度非常窄。由于结点电容的存在,会使得这个窄脉冲无法升到足够高的电平,从而无法正常开启电荷泵。即当PFD的输入相位差Δφ小于某个特定值φ0时,CP没有充放电电流存在,CPPLL已进入锁定状态,但FB信号相位与REF信号相位无法精确同步,VCO输出信号存在相位抖动,导致相位噪声和杂散特性恶化。该相位差为-φ00的区域被称为PFD的死区[5],是PFD设计的主要关注点。

2.2 PFD的电路设计

    为消除死区,需在PFD复位支路上增加延时单元,保证在输入相位差即使为零的情况下,UP和DN依然存在一定脉宽的脉冲。但考虑到工艺、电压、温度等变化,难以准确给出该延时的长短。过短的延时无法有效消除死区,但过长的延时又会限制PFD的工作速度,因此需使复位延时足够长,同时要尽可能短。基于上述考虑,本文设计了一种新型数控延时单元,通过配置3 bit控制字,实现8种不同长短的延时,灵活配置,切换延时长短,有效消除死区,优化环路性能,实际电路如图4所示。

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    D触发器采用真单相时钟(TSPC)逻辑设计,见图4(b),其结构简单,速度较快,只有单相时钟驱动,相噪特性较好,且在高频工作条件下,具有一定的功耗优势[7]。数控延时单元结构见图4(c)所示,由b0、b1和b2三位高低电平控制。假设传输门延时为TC,两级反相器延时为T0,则该延时单元在3位控制位为000时,获得最短延时为3TC,而在控制位为111时,获得最长延时为3TC+7T0。因此该延时单元的延时范围即为3TC~3TC+7T0,步进为T0。合理设计传输门和反相器的尺寸,能够获得较优的延时。同时,该电路具有占用面积小、结构简单、易扩展和易移植等优点。

2.3 仿真结果

    该PFD基于TSMC 0.18 μm RF CMOS工艺设计,并在Cadence平台下,采用Spectre工具进行仿真。图5所示为未加延时单元时,PFD的实际工作波形。可见,由于逻辑门电路的延时,当输入信号相位差很小时,存在极窄的脉冲信号,但该信号脉宽很窄,仍然可能会引起死区效应。图6为增加数控延时单元后,b2、b1和b0从000变化到111时,两个同频同相输入信号作用下,PFD的UP输出波形,脉冲宽度随控制位增大线性增加。图7为b2、b1和b0为100时,不同频输入信号作用下,PFD的输出波形。图8为b2、b1和b0为100时,同频不同相输入信号作用下,PFD的输出波形。仿真结果表明,本文设计的PFD在同频同相信号作用下,PFD输出存在一定脉宽的周期性脉冲,保证电荷泵电路开启,可以消除死区,保证REF和FB信号达到同频同相,通过改变控制位,能方便调节该脉冲宽度,使其保持合适的值。而在不同频以及同频不同相信号作用下,PFD也实现了正确的脉冲输出,完成鉴频鉴相功能。

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3 结论

    本文阐述了PFD的工作原理及其死区效应,提出了一种基于传输门和反相器结构的数控延时单元,并应用于PFD电路。该延时单元具有占用面积小、结构简单、扩展性和移植性好等优点,应用前景好。仿真结果表明,所设计的PFD可以灵活控制延时长短,消除死区,实现了延时时间足够长又尽可能短的设计目标。

参考文献

[1] LO C W,LUONG H C.A 1.5 V 900 MHz monolithic CMOS fast-switching frequency synthesizer for wireless applications[J].Journal of Solid-State Circuits,2002,37(4):459-470.

[2] CRANINCKX J,STEYAERT MSJ.A fully integrated CMOS DCS-1800 frequency sunthesizer[J].Journal of Solid-State Circuits,1998,33(12):2054-2065.

[3] ROEBER J,BAENISCH A,USSMUELLER T,et al.Frequency synthesizer for digital satellite radio receiving systems[C].//IEEE Wireless Symposium,Xi’an,2014:1-4.

[4] SHARP C A.A 3-state phase detector can improve your next PLL design[J].END,1976:224-228.

[5] RAZAVI B.模拟CMOS集成电路设计[M].陈贵灿,译.西安:西安交通大学出版社,2003.

[6] SOYUER M,MEYER R G.Frequency limitations of a conventional phase frequency detector[J].Journal of Solid-State Circuits,1990,25(4):1019-1022.

[7] JEON S O,CHEUNG T S,CHOI W Y.Phase/frequency detector for high-speed PLL applications[J].Electronics Letters,1998,34(22):2120-2121.



作者信息:

江  平,黄春良,叶宝盛

(中国电子科技集团公司第三十六研究所,浙江 嘉兴314033)