《电子技术应用》

Latch-up测试中负电流的影响和防护

2018年电子技术应用第5期
孙俊岳
(戴泺格集成电路(天津)有限公司,天津300457)
摘要: 阐述了在Latch-up测试中负电流的产生机理,以及芯片内部寄生双极晶体管对负电流的连锁反应机理,并以模拟电压缓冲器和线性稳压器为例分析了负电流对芯片可能造成的影响,最后提出了一系列在芯片内部可以采取的防护措施。
中图分类号: TN433
文献标识码: A
DOI:10.16157/j.issn.0258-7998.173893
中文引用格式: 孙俊岳. Latch-up测试中负电流的影响和防护[J].电子技术应用,2018,44(5):36-38.
英文引用格式: Sun Junyue. The influence and protection of negative current in Latch-up test[J]. Application of Electronic Tech-
nique,2018,44(5):36-38.

The influence and protection of negative current in Latch-up test

Sun Junyue
(Dialog Semiconductor(Tianjin) Limited Company,Tianjin 300457,China)
Abstract: Described the generation theory of negative voltage and negative current in Latch-up test and the theory of chain reaction caused by inner parasitic bipolar transistor. Then analyzed the influence of negative current in chip level with examples of analog voltage buffer and LDO. Finally, proposed a series of action list of how to protect negative current in chip level.

0 引言

    在芯片级Latch-up测试中,除电源和地之外的输入输出管脚都需要通过一定程度的负电流测试,这时芯片内部就会出现负电流。同时,由于芯片内部存在很多寄生的二极管、三极管,会导致该负电流产生连锁效应引起热N阱漏电,进而导致一些电路指标发生漂移,严重的甚至会导致芯片重启或损坏。

1 Latch-up测试中的负电流

    随着电子技术的发展,电子电路的集成度越来越高,电压瞬变和电流瞬变引起半导体器件失效的情况也越来越普遍。瞬变电压会造成一个强电场施加在器件结构中的氧化物薄膜上,导致该氧化物薄膜因介质击穿而损坏;而瞬变电流会导致很细的金属线或者尺寸很小的器件由于大电流而损坏。所谓Latch-up,也即闩锁效应,就是指瞬变电流被锁定甚至放大,造成器件在电源与地之间形成短路,造成大电流和器件损坏[1-2]

    因此,闩锁效应是影响集成电路芯片器件可靠性的一个潜在的严重问题,客观、准确地评价其对闩锁效应的抵抗能力是保证芯片和器件质量的重要一环。当前业界内普遍使用的测试标准是EIA/JEDEC 78[3]。测试项目主要包括两个方面,电源电压过压测试(器件击穿电压或者1.5倍的最大工作电压)以及输入输出管脚的正负电流测试(±100 mA)。

    另外,通常来说芯片的每一个管脚都会设计ESD保护电路以防止静电损坏,在BCD或者CMOS工艺中,ESD二极管通常会按照图1中D1的方式进行连接。当管脚进行负电流测试时,负电流主要是通过该ESD二极管进行释放的。正常情况下,只要该ESD二极管的尺寸足够大,就不会出现任何问题,但是往往被忽略的是负电流通过芯片内部寄生的双极晶体管引起的漏电流造成的影响。

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2 寄生三极管对负电流的连锁反应

    在BCD或者CMOS工艺中,存在很多种类的N型离子注入,比如P-MOSFET的N阱,NPN三极管的N型集电极等,因为它们通常被连接到相对高的电压以避免闩锁效应(Latch up),所以被人们称作热N阱。结合前文提到的ESD二极管中PN结,就会形成如图2所示的寄生NPN三极管结构,其中基极(base)为Psub衬底(ESD二极管的P端),发射极(emitter)为管脚(ESD二极管的N端),集电极(collector)为热N阱[3]

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    正常情况下,管脚上如果没有出现负电压,只有正电压时,Vbe为负值,这个寄生的三极管就会处于截止状态,对芯片内部的电路不会有任何影响。但是一旦出现如前文所述的负电压,Vbe就会变为正值,会有负电流从基极流向发射极,寄生的三极管就会处于放大状态,从而导致集电极也会有漏电流流向发射极。

    当然这个三极管由于衬底寄生电阻等原因放大倍数不会很大,但是对于一些低功耗设计的电路来说,这样的漏电流也是致命的,轻则造成电路参数指标的漂移,重则造成重复关机开机甚至烧毁芯片。

3 负电流对模拟电压缓冲器的影响

    模拟电压缓冲器是模拟电路设计中一种非常常用电路结构,可以非常方便地进行电压值转化和提高驱动能力。图3中描述了一种常用的模拟电压缓冲器结构,“amp”模块是第一级放大级(可以是标准对称OTA,也可以是普通差分输入级),PM1为第二级共源放大级,“Miller Cap”用来进行米勒补偿以保证环路稳定性,输出电压可以由式(1)来进行计算:

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    但是式(1)成立的前提条件是,由寄生NPN三极管产生的漏电流“Ilkg”在“amp”模块的输出级偏置电流中所占的比例非常非常小,一旦该模拟电压缓冲器在版图上距离负电流管脚的距离过近,或者工艺本身寄生三极管的放大倍数比较大的时候,漏电流就会变得很大,从而造成PM1的栅源偏置电压(Vgs)增大,同时输出电压增大。

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    可能存在的争议是,为什么会有漏电流从“amp”的输出流出来呢?热N阱是怎么产生的呢?其实这种漏电流一般都是由“Miller Cap”造成的,一般来说米勒补偿电容在这种应用中的实现方法有两种,一种是有源型,包括普通P型MOSFET和隔离(isolated)N型MOSFET;另外一种就是无源型,包括栅(poly)电容和金属(metal)电容。

    无源型的米勒补偿电容肯定不会有漏电流产生,因为不管是栅还是金属都不可能提供这样的能量。容易出问题的是有源型的米勒补偿电容,因为单位面积可以实现的容值更大,所以有源型的米勒补偿电容反而更多地被设计人员采用。对于普通P型MOSFET(N阱中加P型离子注入形成P沟道),其结构中固有的N阱就是一个热N阱;对于隔离(isolated)N型MOSFET,则更容易理解,其源端(source)和漏端(drain)天然就是一个热N阱。

4 负电流对线性稳压器的影响

    线性稳压器(LDO)是一种常用的模拟电路,用来将输入的高电压转化为适当低电压来为核心电路提供稳定的直流电源。同时,其良好的电源噪声抑制能力也为核心电路提供了更加低噪的工作环境。图4描述了一种常用的线性稳压器结构,“amp”模块是第一级低压放大级,高压器件 PM1为第二级共源放大级,高压器件 NM1作为钳位电路用来进行高低压隔离。这种结构一般不采用米勒补偿,而是利用输出端的大电容(输出极点作为主极点)来保证环路稳定性[4-5],输出电压可以由式(2)来进行计算:

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    一旦由寄生NPN三极管产生图4中所示的漏电流“Ilkg”超过了“amp”模块的输出级的偏置电流,就会直接在R3上形成额外的电压降,从而导致PM1的栅源偏置电压(Vgs)增大和线性稳压器的输出电压升高,甚至可能会造成不可恢复的过压损坏。

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5 对负电流的一些防护手段

    了解了Latch-up测试中负电流对芯片内部电路产生影响的原因,就可以有针对性地采取一些防护措施。

    (1)采取隔离ESD保护结构,从根本上杜绝负电流流经Psub衬底的可能性。

    (2)在版图中将敏感电路,比如模拟电压缓冲器和线性稳压器,尽量远离管脚的ESD,以增大衬底阻抗和减小寄生三极管的放大倍数。

    (3)在版图上尽量增大核心电路和ESD器件之间的间距,添加足够充分的隔离环。

    (4)尽量增大敏感电路的偏置电流,也即减少负电流导致的漏电流在偏置电流中所占的比重。

    (5)采用一些对漏电流不敏感的电路结构,或者采用一些不使用带有热N阱器件的电路结构,比如使用无源米勒补偿电容。

6 结语

    负电流Latch-up测试是业界内公认的必须完成的一项测试,电路设计时普遍认为只要ESD二极管的尺寸足够大就不会有问题,但是负电流通过芯片内部寄生的双极晶体管引起的漏电流造成的影响却常常被忽视。本文以模拟电压缓冲器和线性稳压器为例分析了负电流对芯片可能造成的影响,提出了一系列在芯片内部可以采取的防护措施,希望能给电路设计人员带来一些帮助。

参考文献

[1] 蔡依村,李锟.集成电路锁定效应和试验方法标准研究[J].信息技术与标准化,2017(Z1).

[2] TSAI H W,KER M D.Active guard ring to improve latch-up immunity[J].IEEE Transactions on Electron Devices,2016,61(12):4145-4152.

[3] ADVANI J G.Effects of negative current feedback[J].Iete Journal of Research,2015,9(3):216-228.

[4] CHONG S S,CHAN P K.A Sub-1 V transient-enhanced output-capacitorless LDO regulator with push-pull composite power transistor[J].IEEE Transactions on Very Large Scale Integration Systems,2014,22(11):2297-2306.

[5] WANG J P,JIANG J G,ZHOU X F.Less occupied and ultra-low noise LDO design[J].Analog Integrated Circuits & Signal Processing,2014,81(2):453-459.



作者信息:

孙俊岳

(戴泺格集成电路(天津)有限公司,天津300457)

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