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台积电释放十大信号,对EDA、IP、IC设计和半导体设备商将产生怎样的影响

2018-10-12

代工大佬台积电每年都会为其客户们举办两次大型活动-春季的技术研讨会和秋季的开放创新平台(OIP)生态系统论坛。春季会议主要提供台积电在以下几个方面的最新进展:

(先进)硅工艺开发现状;

设计支持和EDA参考流程资格;

(基础、内存和接口)IP可用性;

先进封装;

制造能力和投资活动。

OIP论坛则简要介绍自春季技术研讨会以来台积电在上述主题上的最新情况,并给EDA供应商、IP供应商和最终客户提供一个机会,以展示他们分别(以及和台积电合作)在解决先进工艺节点需求和挑战方面的进展。本文总结了最近在加利福尼亚州圣克拉拉举行的台积电第10届年度OIP论坛的十大亮点。

(10)EDA合作伙伴和IP供应商的早期参与模式

台积电提供了一份极具说服力的图表,展示了IP供应商参与模式近年来的变化,以及由此导致的新客户流片(NTO)工艺导入的加速。

台积电释放十大信号,对EDA、IP、IC设计半导体设备商将产生怎样的影响?

台积电北美公司总裁DavidKeller表示,采用台积电先进工艺的客户现在可以在PDKv0.1阶段就参与进来,享有“更精细调整”和“改进设计以及优化工艺”的机会。

这种方式可以使得客户在PDKv1.0阶段的工艺认证时间缩短一半,也更接近工艺节点进入生产阶段的时间表。当然它的风险在于,早期采用者必须非常擅长进行评估,以及随着PDK数据从v0.1到v1.0的日益成熟而快速更改设计。尽管有风险,客户依然对台积电改变其参与模式和进行资源投资以加速发布高级工艺设计支持表示了赞赏。

(9)台积电、EDA供应商和云服务

OIP论坛展示了在支持将设计流程转换成云计算服务方面的多项进展,包括最终客户流片示例、云提供商能力介绍、为云资源提供“店面”的EDA供应商(Cadence、Synopsys)。数据安全方面显然取得了重大进展:

台积电支持与其PDK和IP数据相关的产品的安全性。探讨了用于不同EDA流程,采用单线程、多线程和分布式运算场景的服务器内核、内存和存储类型。

当然还有其他重点领域:

加速云项目“启动”任务;

优化数据通信要求(和相关带宽),以便在客户的主机环境和云服务之间传输设计数据和流程结果;

针对特定EDA流程优化分配的云计算/内存资源(与吞吐量相比)。

MicrosoftAzure小组的演示文稿将这种方式称为“云原生”和“天生在云”的EDA流程开发。

在本地部署和云端执行之间分配和管理客户的EDA软件许可证。

云店面不仅支持在客户私有云中托管的专用许可证服务器,也可以通过VPN与本地许可证服务器通信。

有媒体提出了他们关注的主要问题:

“云资产保护的保险业政策尚不清楚。”

“我正在寻求与EDA供应商签订新的、更灵活的软件许可证分配业务条款。云可以帮助我为尖峰工作负载快速分配计算服务器,但我仍需要完整的(昂贵的)EDA许可证。我需要被说服将项目迁移到云计算的投资回报率是巨大的。”

(8)N22ULP/N22ULL

N22是在N28节点上进行工艺尺寸缩减的“半节点”。(即N28设计直接进行光学布局缩减即可)

所有22ULP的设计套件和基础IP都已准备就绪,2018年第四季度可提供完整的接口IP。22ULP的嵌入式DRAMIP也将于19年6月问世。(请注意,客户仍然对嵌入式DRAM抱有强烈兴趣。)

台积电正在集中精力开发用于低漏电应用的22ULL工艺,研究重点包括平面器件Vt(Ion与Ioff)选项、低VDD(例如,对于22ULL,标称VDD=0.6V)时的模型开发和IP特性。可使用该工艺生产低泄漏(EHVT)器件。22ULL目标器件包括基于低功耗微控制器的SoC设计,以及支持蓝牙低功耗(BLE)接口的芯片,对IoT边缘设备来说这些芯片都很常见。

台积电将22ULL的启用分成两个阶段进行,现在已经推出适用于0.8V/0.9VVDD的v1.0设计套件,2019年6月将提供0.6VVDDPDK和IP支持。需要注意的是,22ULL中的SRAM设计将采用双电源供电,内部阵列采用0.8V(由位单元VDD_min驱动),外围电路为0.6V。

(7)封装

台积电提供的各种封装技术依然夺人耳目。从高端客户需求(比如CoWoS)到低成本集成(比如集成式扇出、或者InFO晶圆级扇出分布),台积电实现了各种独特的封装技术覆盖。简而言之,在OIP生态系统论坛上展示的先进封装技术包括:

晶圆级芯片规模封装(WLCSP)集成

论坛展示了一个粘合到CMOS硅片上的MEMS传感器(带帽)的样例:

基板上的InFO

InFO和BGA设计的混合体,其中多个InFO连接到基板载体上;2/2umW/S在硅片之间互联;40um微凸块I/O间距。

基板上的InFO和内存

和基板上的InFO类似,一个HBM内存硅片堆叠到临近的硅片上。

CoWoS增强

C4凸块间距和掩模版尺寸(拼接)功能将在2019年实现突破和增强。

集成片上系统(SoIC)

利用硅通孔实现多个硅片的3D垂直堆叠;2019年第一季度在EDA流程中实现设计支持(例如TSV感知物理设计、硅片间DRC/LVS、基于3D耦合的提取、完整的SI/PI分析。)。

(6)N7和N7+的状态

从N7节点的生产到N7+(4层EUV)产品的过渡正在有序进行。N7+的所有EDA参考流程已经完全验证通过,并且PDK迭代到了v1.0。所有基础IP都通过了硅验证。IP开发人员的设计套件已经就绪,并且可以接受N7+的新流片。

与N7相比,N7+实现了1.18倍的面积优势,这主要得益于更紧密的金属间距,以及对单元之间的“通用多器件边缘”(CPODE)隔离器件的标准单元模板支持。为了有效利用N7+对N7的密度增益,需要重新设计IP-台积电提供布局迁移辅助工具来协助这种转变。

值得注意的是,单元管脚形状可以违反最小金属区域光刻设计规则,管脚单元区域“修补”涉及的EDA需求可以被整合到物理实现流程中,这需要改变电迁移分析规则,同时,单元管脚形状需要和贴片填充的模型一起被提取出来,用于信号的EM分析。

(5)N5工艺支持

台积电技术开发副总裁CliffHou介绍了N5工艺节点支持计划:

PDK迭代到了v0.5,IP设计仍在进行中;

台积电基础IP通过了硅验证(比如标准单元、SRAM、eFuse);

v0.9PDK将于2018年11月推出。

N5标志着引入“全”EUV工艺(比如14个掩膜),可实现对N7的1.86倍面积优势。

读者应该知道向EUV光刻的过渡面临不少挑战,比如光源功率、光源正常运行时间、曝光剂量的统计学变化、抗蚀剂灵敏度、掩膜空白缺陷密度和掩膜检查、薄膜技术等。不过有趣的是,从N5资格认证计划中看不出这些EUV挑战对台积电时间表的影响。

(4)N5独特的EDA支持特性-第1部分:3:2节距比

N5中的metal1(垂直)间距与栅极(垂直)间距的比值为3:2,即3个metal1(M1)垂直轨道相当于2个栅极间距轨道。

此外,M1层需要完整的多重图案颜色分配,这需要独特的单元设计,并满足特殊的单元放置限制和布线要求。正如Synopsys的一位发言人所指出的那样,“现在4个中有1个是合格的-这个比例曾经是98%。”

单元库需要包含电等效(EEQ)单元,以支持与整个间距网格的轨道/颜色/引脚形状对齐。

一些演示稿给出了一些定制电路设计示例,需要增加使用堆叠性的n-高器件和串并联的mXn器件。这些器件阵列的布局需要遵守上面提到的间距和颜色分配限制。

(3)N5独特的EDA支持特性-第2部分:跨行Vt规则

单元库一般包含多种变体,逻辑上等同的单元变体可以使用不同的Vt选择。为了实现功耗/性能的优化,可以更换不同的单元,只需对行内单元间的Vt选择做出少许限制。

N5引入了复杂的“跨行”Vt规则,在EDA上体现为:APR工具、功耗/性能优化、填充插入和(特别是)ECO流程。

由于“上下文敏感”的器件漏电-单元内的器件泄露电流取决于临近单元的Vt类型,跨行Vt规则需要更加严谨。这意味着特征化流程的重大变化。单元特征化需要利用多个布局上临近的单元进行精确的泄露建模。泄露“side文件”模型将通过特征化流程生成,在功耗优化阶段读取,以选择对应于实际物理布局的特定上下文模型。

(2)N5独特的设计特征-第3部分:P/G设计

N5节点的标准单元模板电源接地(P/G)网络设计和之前的节点又很大不同,它需要更高密度的M1轨(增加30%),相应地也需要更多通孔。

需要注意的是,密度更高的M1P/G网络也会影响单元布局,因为管脚形状会被P/G网络阻挡。

此外,为了帮助缓解N5工艺中由于更高电阻率导致的电源分配网络动态电压降(DvD)问题,并帮助解决由于更高金属电流密度引起的功率因数问题,台积电推出了一种“超高密度”的金属-绝缘体-金属(MIM)电容元件,以改善PDN去耦。插入这些新的MIM帽会在APR中引入复杂的布线规则,并需要新的寄生提取(和LVS)工具功能。

(1)N5独特的EDA支持特性-第4部分:超低电压(ULV)延迟建模精度

之前,反映统计过程变化的单元弧延迟模型会假定一个对称的高斯分布(众数=中位数=数学期望),应用统计静态时序分析方法来收敛时序并确保在“n-sigma”处的稳健电路性能。现在,越来越多的先进工艺节点引入了非对称延迟分布,特别是当VDD供电比设计Vt下降地更快时(因此(VDD-Vt)过驱)。

所以引入了“第二代”单元特征变化格式,以支持分布峰(众数)两侧快速和慢速延迟时的独特西格玛。

在N5节点上,统计性延迟分布(在低VDD下)甚至更加陡峭,因此需要对单元延迟变化格式进行进一步更新,寻找新的特征和自由变化模式模型,以反映分布中的附加时刻-即数学期望、西格玛和“斜率”。EDASSTA工具需要增强,以支持这种新的库模型。

额外的器件老化也可能在意外的电路条件下出现。

德州仪器在OIP论坛上的演讲中指出,设计人员需要关注器件老化机制(比如HCI/BTI),以及由此产生的对电路性能和EM健壮性的影响。这个演讲主要针对的是基于台积电16FFC工艺的汽车器件市场,但是其中描述的新型模型-应力-老化模拟流程(具有自加热加速)也适用于任何基于老化的分析。

有一个评论引起了我的注意,“选择和老化相关的压力测试条件可能极具欺骗性。最初,我们主要专注于评估含有高速开关活动测试用例的最坏性能路径。但是,性能最坏和最坏情况下的老化并不等同。由静态DC偏置或开关瞬变导致的器件饱和与热载流子注入密切相关。但是,处于静止亚Vt条件下的器件-特别是在断电期间-同样会受到高应力环境的影响。一个堆叠器件中的下电器件也可能长时间暴露在高Vds下。我们发现非导电应力导致的类HCI老化可能是电路参数漂移的重要原因。设计师需要一定的洞察力识别这些情况,以建立老化模拟测试用例,这可能需要和性能模拟测试分开独立开发。”

这个建议不错。

总结

台积电OIP论坛透露的关键信息是N7+和N5工艺节点的进展迅速,而且EUV的引入也不存在太多技术障碍。N5具有全新的物理和电气特性,可能会影响单元设计、APR和单元特征化。

可靠性和老化流程在所有细分市场中将变得越来越重要。

台积电将继续和客户紧密合作,共同开发先进的封装技术。

这些进展都很迅速,这完全得益于台积电OIP和EDA合作伙伴、IP开发商的合作模式。