0 引言

    随着电子技术的迅猛发展，对半导体芯片的小型化、高性能、轻量化和低成本的需求愈发迫切。系统级封装（System in Package，SiP）技术是将不同功能的芯片在外壳内进行多种形式的组合安装，从而构成完整系统的封装技术。与PCB相比，SiP具有重量轻、系统体积小、系统开发成本低、研制周期短及可靠性高等特点。

1 系统的总体设计

1.1 产品功能概述

    微系统的电路功能框图如图1所示。该系统以FPGA和ARM为核心，ARM作为系统的控制单元，完成整个系统的AD采集，完成SRAM的控制，实现了16路数字量输入输出及2路RS-485总线。FPGA作为系统的桥接单元，实现了16路数字量输入输出，1路RS-485总线及1路校时模块等。与常规系统不同，SiP系统级封装设计选用的所有器件均为裸芯片，在该系统设计中，ARM处理器采用的是ST公司的STM32F103ZE，FPGA选用APA600，系统的SRAM、PROM、AD及接口电压转换均采用相应裸芯片。该微系统的封装形式为CQFP208。并且该微系统所有功能信号，如ARM下载、FPGA下载、电源信号均已引入到CQFP208的引脚上，在设计中芯片预留了ARM和FPGA的通用I/O管脚，可实现对微系统的充分利用。

1.2 ARM电路

    微系统采用STM32F103ZE作为系统的主控单元，STM32F103ZE以Cortex-M3为内核，具有512 KB的闪存存储器，通用的DMA通道，支持很多通用接口。根据需要，将2路RS-485总线、USB/CAN复用总线及16路IO通道引到了SiP的外部管脚上。ARM和FPGA的数据交换采用串行通信的方式进行。

1.3 模拟量输入电路

    微系统具有8路模拟信号采集功能，可实现0～10 V内信号采集，且可同时对8路模拟信号采集，信号经过跟随处理，最终被微系统中的ARM识别。实现框图如图2所示。

1.4 SRAM电路

    微系统中采用的SRAM，左右两个读写端口各自具有独立的读写控制信号，SRAM的左端口由微系统中ARM控制，右侧端口通过电平转换电路，由外部系统进行控制。

    结构框图如图3所示。

1.5 结构设计方案

    微系统采用中电13所的多层氧化铝高温共烧陶瓷（HTCC）外壳制造工艺，设计上下两个独立腔体，引线采用四面扇出（QFP208）方式，封装外形尺寸如图4所示。

    微系统最终采用10层氧化铝高温共烧陶瓷技术，将封装外壳设计为上下两个独立腔体，采用微组装工艺进行了封装。

    按照功能模块划分，上腔体内部集成FPGA、E2PROM、485总线芯片、电平转换芯片，下腔体集成ARM、SRAM、485总线芯片、电平转换芯片、AD模块。ARM和FPGA间采用内部走线互联。模块内部采用芯片均为裸芯片。

2 SiP产品实现

    微系统产品的实现框图如图5所示，首先采用SiP技术对由裸芯片组成的微系统进行设计，根据SiP输出的生产文件，投产陶瓷外壳，最后进行组装、封装。

2.1 SiP产品设计

    SiP设计主要包括建立中心库、原理图设计、工艺参数设置、裸芯片布局、引线键合、布线、输出生产文件、工艺设计等。

    中心库：是SiP设计的基础资源，需要根据裸芯片上die pad和成品芯片的对应关系建立。

    布局：SiP布局是三维设计，在本产品中主要用到了平铺模式和上下双腔体模式。

    引线键合（wire bonding）：是通过金丝键合的方式将裸芯片的die pad与陶瓷基板上的bonding pad连接起来。引线键合的合理性和准确性决定了产品的组装难度、良品率、可靠性。die pad是芯片厂家定义的，很多时候是集成度较高的芯片，厂家不提供裸芯片上die pad和成品芯片的管脚对应关系，需要根据成品芯片的X光照片，编辑die pad和die pin关系表。bonding pad和boning wire需要设计者根据工艺水平进行设计。

    布线：本产品采用中电13所的HTCC工艺要求进行布线，主要工艺流程包括生瓷带制备、打孔、填孔、图形印刷、叠片、层压、排胶、烧结、电镀等几十道生产工序。

    组装工艺流程主要包括外壳清洗、芯片粘接、引线键合、激光打标密封等。

    产品的3D视图如图6所示。

2.2 产品工艺兼容性设计

    双腔体陶瓷结构封装的电路组装，在组装时考虑双面组装顺序、多种焊接/粘接工艺、自动/手动金丝键合等，需遵循工艺温度递减原则，避免焊点重熔导致质量隐患。组装过程涉及到清洗、导电胶粘接、绝缘胶粘接、再流焊、金丝键合、平行缝焊等多种微组装工艺，按照元器件在模块上下腔的设计布局位置，先进行上腔体的组装，再进行下腔体的组装。上腔体芯片粘接采用温度较高的导电胶，固化温度比较高，下腔体的组装温度相对上腔体固化温度稍低，选用温度较低的锡铅焊料和粘接胶，达到上下腔体组装工艺的兼容性。同时为提高金丝键合可靠性，避免金丝键合点经受高温冲击，在上下腔体内芯片粘接固化后，再开展上下腔体内芯片的金丝键合。

2.3 产品组装

    电路微组装后实物照片如图7、图8所示，解决了产品组装密度大、空间尺寸小、工艺复杂的难题。电性能指标满足用户使用要求。

3 结论

    SiP技术是实现高密度系统集成的重要途径之一，能够满足航天设备对系统集成电路空间尺寸和功能集成的要求，结合现有成熟的微组装工艺，实现了电子产品的轻小型化、高度集成化，研制出的产品可靠性满足军用等级要求。

参考文献

[1] 拉奥R·图马拉，马达范·斯瓦米纳坦.系统级封装导论-整体系统微型化[M].刘胜，等，译.北京：化学工业出版社，2014.

[2] 李扬，刘杨.SiP系统级封装设计与仿真[M].北京：电子工业出版社，2012.

[3] 李凯瑞，恩洛.混合微电路技术手册-材料、工艺、设计、试验和生产（第2版）[M].朱瑞廉，译.北京：电子工业出版社，2004.

作者信息:

王福鑫，国凤娟，牛玉成，詹兴龙

（山东航天电子技术研究所，山东 烟台264003）