小芯片（chiplet）联盟正在努力地寻求一种确保强化IP互用性的方法，以降低成本、缩短上市时间，但这似乎不是一件容易的事情。到目前为止，只有Marvell在商业上使用过这个概念，并且只针对它自己的芯片，基于它称之为模块化芯片（MoChi）体系结构。随着时间的推进，芯片行业很大一部分可能会朝这个方向发展。但是，在小芯片完全商业化之前，仍然有一些问题需要解决。

　　政府机构、行业团体和个别公司正在以联盟的方式聚焦各种小芯片模型的研发，意图为使用标准化的接口和组件、更快更便宜地构建复杂芯片奠定基础。

　　把像乐高这样的不同模块放在一起的想法在十年前就开始了。到目前为止，只有Marvell在商业上使用过这个概念，并且只针对它自己的芯片，基于它所谓的模块化芯片（MoChi）体系结构。自那时起，DARPA已经启动了三项独立举措：IEEE协同SEMI制定的器件和系统国际路线图、包括Netronome、Achronix、Kandou Bus、格罗方徳、NXP、Sarcina Technology和SiFive等在内的公司联盟，以及其他在欧洲勒蒂和弗劳恩霍夫等进行的研究工作。

　　“明年你会听到更多关于小芯片的消息，”Marvell的网络首席技术官和高级总监Yaniv Kopelman说。“小芯片是延续摩尔定律的好方法，三年前我们就在一个开关上实现了，并且我们一直在内部跨生产线使用这项重用技术。”

　　三年前，Marvell引入了基于Kandou互连结构的MoChi架构。从那时起，由于器件微缩成本的上升和人工智能算法以及诸如汽车芯片和5G等新市场的爆发，其他公司也陆续开始参与进来。

　　图1：智能手机中的MoChi示例

　　（来源：马维尔）

　　“由于变化的速度很快，”SiFive的首席执行官Naveed Sherwani说。“所以我们有了适应快速变化的算法，您希望应用的ASIC或接近ASIC的算法，已经可以与FPGA的速度、功耗和成本相抗衡。但是我们也看到，特别是人工智能领域，摩尔定律已经近乎于停止，因为再继续微缩下去没有任何帮助了。如果我们看不到下一个节点，小芯片的方法就变得更加切实可行。”

　　Sherwani说，这也可能降低公司芯片开发的门槛，随着半导体行业变得更加经济实惠和有活力，有助于吸引更多新的人才和年轻的工程师。

　　这种做法得到很多支持，尤其是在初创公司和投资者之间。

　　“小芯片技术会提高销售速度，并且会有更多的创新，”Kandou Bus的CEO Amin Shokrollahi说。“这将加速创新，因为你只设计其中一部分，全部设计不需要从头做起，这一直是IP公司和IP业务想做的事情。你所要做的只是选取具体的IP而已，当然把这些IP整合到一起就不是这么简单了，整合是很难的。”

　　提供框架和标准化可以提供帮助，并可以显著降低设计成本和提高设计效率。

　　“必须从根本上降低创新成本，”Shokrollahi说。“这意味着我们需要弄清楚如何在三个月内进入市场，并理解为什么总犯重复的错误。”在过去的40年里，集成的难点大致是相同的。做一个项目需要5到10人的团队，而不是一个200人的团队，而且要快速完成。”

　　要做到这一点有很多工作要做，而且这个概念在商业上还需要得到一定数量公司的证明。能够以具有成本效益的方式在全球供应链上得到充分的一致性和灵活性是一项重大挑战，但实现这一目标的意义是深远的。

　　“所有这些的真正价值在于一个小芯片目录，以便您跟踪芯片去了哪里，以及人们在使用该IP时遇到过哪些问题，”ClioSoft市场营销副总裁Ranjit Adhikary说。“您真正想要的是像Amazon这样的模型，其中对每个IP都有规范和评论，无论是硬IP还是软IP。”另一点很重要的是安全，控制谁可以进出IPs，谁不可以。所有这些都需要一个数据管理系统，通过那里您可以了解相关义务责任，并且跟踪IPs以及了解它们如何被使用。”

　　未来的挑战

　　创建可供多个公司开发硬IP的基础平台并不是微不足道的。随着多个地区的多家公司芯片开发，这将变得更加困难。有时是语言问题，有些是应用问题。对于某些应用来说，可靠性、安全和静电/邻近效应的表征可能需要比其他应用更精确。这对于某些以安全为首的应用和在高级工艺节点上开发的芯片集成尤其如此。

　　“每增加一个新器件，复杂性就会增加两到三倍，”DELTA微电子销售和市场部副总裁Gert Jorgensen说。“我们已经完成了180、40和28纳米的双芯片封装，所有这些都是定制设计的芯片。这使得它更容易被整合，因为它们是被当成一个整体设计的。如果你分别把每样东西都标准化，它们就可能彼此不适合了。”

　　还有其他问题。“当你与多个供应商打交道时，就会遇到像准时交货这样的问题，”Jorgensen说。“因此，你可以从每个公司得到25个晶片，但可能从一个供应商就得到23个合格晶片，或有时硅片被污染而不易粘合。”

　　Marvell公司的Kopelman说，Marvell遇到的一个大问题是芯片之间的接口。由于成本原因，接口需要在有源衬底上运行，而不是使用中介器。另一个问题是怎样分块。

　　“当你构造小芯片时，有时你会在中间划分IP，”Kopelman说。“面临的挑战是在何处划分，以及如何开发出这样的架构。对一个开关或CPU来说，主要关注的是组件的延迟时间，另一个问题是良率问题。在演示中构建IP很容易，但要得到有生产价值的IP，还有很长的路要走。它需要通过ESD、高低温和不同的工艺验证，这是一项费时费力的工作。”

　　封装的加速

　　虽然对小芯片的大部分注意力都集中在上市时间和定制化上，但它们也可以应用于传统的封装，如扇出（fan-out）技术。这其中一个最大的挑战是裸芯片的放置。

　　“从概念上讲，小芯片是使用类似于EMIB（英特尔的嵌入式多芯片互连桥）技术构建扇出的一种非常好的方法，”ASE高级技术顾问、研究员Bill Chen说。“但这并不容易。使用扇出和其他技术，你需要将裸芯片精确地放置在基板上，然后使用再分布层。然而在扇出工艺中，裸芯片会发生位移。

　　虽然扇出已经批量生产，特别是在基于TSMC的InFO架构的智能手机中，但这种封装方法的更广泛应用才刚刚开始。

　　“目前还很少有多芯片的实现，”Chen说。“设计需要迎头赶上，成本改进也需要赶上，有许多不同的想法正在尝试中。ASE已经尝试了“chip last”和“chip first”双裸片封装，两者都取得了成功。”

　　下一步是增加可重复性，这可能需要各种新方法。Brewer Science正在研究一种这样的方法，利用模板化合物中的一层薄膜，它能像模板一样工作。该方法可以显著减少裸芯片位移问题。

　　“这并不是一个基板，”Brewer Science高级技术执行董事Rama Puligadda说。“这是环氧树脂模化合物的替代品，你预先准备的一个模板，在那里可以在硅中制造空腔。”

　　她指出，这也有助于解决诸如翘曲的问题，这是一个与电磁兼容性有关并日益严重的问题。小芯片的方法更模块化，减少了各个部件上的机械应力。

　　图2：由薄片叠成的化合物“裸芯片-模版”填充概念

　　（来源：Brewer Science）

　　大家都在做什么

　　DARPA的CHIPS（通用异构集成和IP重用策略）项目赢得了波音、洛克希德、诺斯罗普·格鲁曼、英特尔、Micron、Cadence、Synopsys等商用和民用/航空业的支持。同样，SEMI和IEEE也在推动一个快速集成的通用路线图，西门子Mentor已经建立了封装流程，可以在这方面有所帮助。

　　图3：小芯片与基板的连接

　　（资料来源：佐治亚理工大学）

　　但是，将其推向主流商业水平还有很长的路要走。“到目前为止，还没有定义用于芯片间通信的通信协议，”Achronix市场副总裁Steve Mensor说。“单器件的芯片到芯片通信协议可以采用，但这些协议具有较大的延迟开销，并且对于封装集成解决方案将是次优的。一旦有定义的标准，小芯片的使用案例将会迅速扩展。”

　　Mensor表示，愿景是更好的兼容性，而不是更好的特性。“最终目标是创建能够与封装集成解决方案中的任何其它芯片可靠兼容的标准产品。这将需要标准和兼容性认证方法，否则，每个封装解决方案都将成为构建定制解决方案重大工程的努力。”

　　这需要在多个层次上改变游戏规则，其背后的驱动概念是大规模定制，第三方IP应该积极促进这种方式。我们缺少的是把那些零散的IP准确地集成到一起的方法。

　　“你需要专业知识和跟踪该领域的应用，因为对于AI、网络和安全而言，必须以一个特定方式看待它，”Netronome Systems的首席营销和战略官Sujal Das说。“这是从每瓦特性能获得更多价值的方式，就区别（differentiation）而言你需要最大限度的选择。今天，当您从不同的供应商选取SerDes IP时，您不得不进入一个特定的工艺结构。如果你想迁移到5G的PAM-4，你需要7纳米，那样你必须全盘迁移。但是其他的IP应该能够留在最好的节点上，并且为了使之工作，您需要一个开放的方式来连接它们。英特尔的EMIB对此有些“大材小用”，您希望以灵活的方式启用连接。”

　　Das说，这需要同步和异步方法，以及通用连接结构。Netronome已经开放了它的转换结构来促进这一点。

　　“第一步是制作规格白皮书，”Das说。“然后，我们释放规格书并充实它们。我们希望在明年的Q1或Q2有一个原型机。”

　　从那里，需要开发工具和方法以使所有这些能工作。虽然小芯片比大芯片产率高，但由于它们将被封装在一起可能会导致出错，一个不合格的小芯片足可以使整个封装失效。此外，芯片或模块在封装、测试甚至运输中可能损坏，如果有多芯片在里面则损坏的成本更高。

　　“当裸芯片尺寸较大时，产率会下降，”JCET集团的技术战略主管S.W.Yoon说。“我们在扇出中看到了这一点，尺寸越大，例如10×10或20×20，产率越低。”

　　Yoon说，现在的重点是更薄的封装和2微米或更小的互连，特别是在扇出领域。这意味着，这一类型器件中使用的小芯片将需要具有与今天定制的芯片有相同的密度和可交互特征，工具将需要考虑不同的IP能力和限制。

　　“工具是必要的，”Kandou的Shokrollahi说。“我们有些工具是和Marvell一起开发的，但仍有相当部分是缺乏的。”

　　工具在构建这些器件时提供了更多的兼容性。它们还减少了可能潜入设计的错误，尤其是当复杂性超过人类大脑的能力，在多个维度上布局所有可能的交互和电学意义上的连接时。

　　该工具起始于EDA的计划阶段，但它继续深入到制造的检查和测试阶段。在某些情况下，工具驱动方法学，某些情况下反过来也是正确的。但是一旦这个基础建立起来，它就为改善工艺、降低成本和试验新的各种可能性提供了余地，例如芯片间的硅光子学。

　　虽然光子学已经出现一段时间了，它主要应用于各种类型的服务器和大型数据中心的存储。将它们放入一个封装将对性能、延迟和热效应产生重大影响。但是，何时能以一个有竞争力的价格引入商业规模，目前尚不清楚。

　　也就是说，小芯片的发展势头很大，在过去一年的技术会议上，许多涉及小芯片讨论通常也包括将光子学作为未来一个发展方向。

　　结 论

　　商业化的小芯片至少还有几年的时间。它们已经在少数的应用中得到了证明，随着时间的推移，很大一部分芯片行业会朝这个方向发展。但是在商业化之前仍然有一些问题需要解决，这将需要多家公司的努力，而不是少数公司。

　　“虽然我们今天还没有生产小芯片，但我们已经开始研究它了，”eSilicon总裁兼首席执行官Jack Harding说。“我个人认为，这是模块开发、更广义地说是芯片开发必然要发生的。”