从目前看来，多家公司正在采用小芯片模型，作为他们开发下一代类 3D 芯片设计的一种手段，但这种方法在成为行业的主流技术之前，还有很长的路要走。

　　使用小芯片模型实现 3D 芯片设计需要几个部分。一些大玩家拥有这些作品，但大多数都是专有的。其他人则缺少一些关键组件，因此难以开发这些设计。但是一些实体正在将这些部件推向市场，这可能会在未来的某个时候让客户更容易获得小芯片。

　　如今，公司、政府机构和研发组织都在大力支持小芯片，小芯片正在成为开发高级系统级设计的替代方法。使用这种方法，供应商可以在库中拥有模块化芯片或小芯片的列表。小芯片可以具有不同的功能和工艺节点。客户可以混合搭配小芯片，然后将它们组装在现有的高级封装或新架构中。这样做的目标是能加快上市时间并降低成本。

　　这个概念并不新鲜。多年来，AMD、DARPA、英特尔、Marvell 和其他公司都开发了支持小芯片的设计。如今，英特尔、AMD 和其他公司正在开发下一波基于小芯片的产品。“明年你会看到越来越多的小芯片设计，”TechSearch International 总裁 Jan Vardaman 说。

　　在推进复杂芯片设计方面，小芯片可能比传统方法具有一些优势。传统上，为了推进设计，供应商会在片上系统（SoC）上集成多个功能。然后，在每一代，他们都会在 SoC 上塞进更多的功能。但这种方法在每一代都变得越来越困难和昂贵。

　　虽然有些人会继续走这条路，但其他人正在寻找先进封装等替代品。推进芯片设计的另一种方法是在封装中组装复杂的芯片。先进封装有多种形式，小芯片是众多方法之一。但是小芯片有望以更低的成本实现模仿当今 SoC 的新架构。

　　尽管如此，这种方法还处于起步阶段，在成为广泛客户使用的主流产品之前，该技术还有很长的路要走。今天，只有少数公司拥有开发这些产品的能力。大多数企业都没有到位的专业知识。这使得开发类似小芯片的设计变得困难。

　　基本上，设计基于小芯片的产品需要几个方面的能力，包括设计能力、die、die到die互连和制造策略。这些部分中有许多是在公开市场上出现的，但它们是分散的。其他部分正在研发中。

　　但是小芯片方法有一些新的发展：

　　台积电正在为代工客户提供类似小芯片的设计。

　　其他代工厂以及 OSAT 正在开发小芯片策略。

　　开放域特定架构 （Open Domain Specific Architecture ：ODSA） 子项目是一个行业组织，正在这里开发几个关键部分。ODSA 还在为所有开发人员开发小芯片设计和建模指南。

　　它希望有一天你可以在公开市场上买卖小芯片。

　　还有其他一些努力。即便如此，供应商仍面临着小芯片的各种设计、集成、制造和供应链挑战。

　　为什么是小芯片？

　　多年来，IC 供应商一直依靠缩放来推进芯片设计，在每个新节点的 SoC 上封装更多晶体管。当今最先进的芯片拥有数十亿个晶体管。但是芯片缩放变得越来越困难，并且缩放的价格、性能和功耗优势比晶体管缩小得更快。

　　到了 3nm以后，finFET将失去动力。从 2022 年的 3nm 节点开始，该行业正在转向一种称为全环栅的新型晶体管。

　　“Gate-all-around 或 GAA 晶体管是一种改进的晶体管结构，其中栅极从四面八方接触沟道并实现持续缩放，” Lam Research大学项目主管 Nerissa Draeger 说。“纳米片在概念上可能很简单，但它们给制造带来了新的挑战。”

　　设计成本是另一个问题。IBS 首席执行官Handel Jones表示，设计 28 纳米芯片的平均成本为 4000 万美元。相比之下，设计 7 纳米芯片的成本为 2.17 亿美元，设计 5 纳米芯片的成本为 4.16 亿美元，3nm 设计更将耗资 5.9 亿美元。

　　多年来，该行业已经认识到这些有问题的趋势。基于异构集成的先进封装是实现以前只能通过扩展 SoC 才能获得的优势的另一种方式。业界已经为多种应用开发了各种先进的封装类型，但由于成本原因，这种方法通常仅限于高端应用。

　　不过，这种情况正在开始改变。“业界对先进封装的投资越来越多，并一直致力于通过扩展封装级间距和将更多功能集成到一个新的封装中，来提高系统级互连密度、降低功耗、实现更小的外形尺寸和更低的成本。单一包装，” Brewer Science 的高级项目经理Xiao Liu说。

　　先进封装解决了当今系统中的若干挑战。例如，在系统中，数据在单独的处理器和存储设备之间来回移动。但有时这种交换会增加延迟并增加能耗。解决问题的一种方法是将内存和处理器更紧密地结合在一起，并将它们集成到一个封装中。

　　“需要以更低的功耗获得更高的内存带宽，” Amkor高级产品开发高级总监 Dave Hiner在最近的一次演讲中说。“在这里你可以看到内存的联合封装，无论是在封装内还是在芯片上。”

　　在另一个例子中，供应商倾向于在单个芯片上集成所有功能。但这种方法都变得越来越困难和昂贵。

　　“有一个解决方案，就是将该 SoC 分解为其功能块，然后将它们重新封装或将这些功能块重新构成小芯片。这些小芯片本质上是彼此相邻放置在一个封装中，” Hiner 说。

　　“小芯片方法很有吸引力。我们看到的趋势是，越来越多的客户希望找到一种将不同部分集成在一起的方法。他们希望将不同功能的芯片混合搭配在一起，”台积电高级副总裁 Kevin Zhang 说。

　　小芯片与其说是一种封装，不如说是一种方法论。客户可以利用小芯片模型并将芯片集成到现有的高级封装类型中，例如扇出和2.5D。在3D-IC 中，还可以选择在逻辑上堆叠逻辑或在存储器上堆叠逻辑。

　　那么最好的解决方案是什么？“问题是我们的目标是什么，” ASE研发副总裁 CP Hung在最近的 IEEE 电子元件和技术会议 （ECTC） 的一个小组中说。“对于多个芯片，您必须考虑 I/O 密度。我们可以在倒装芯片中处理。如果这还不够，我们可以考虑扇出。如果我们有多个内存需要集成，我们可能需要使用 2.5D。”

　　图 1：高性能计算封装的不同选项、基于中介层的 2.5D 与扇出基板上芯片 （FOCoS）。资料来源：日月光

　　Chiplet 的应用和挑战

　　并非所有产品都需要基于 Chiplet 的设计。事实上，对于许多应用来说，这有点过了。但是对于特定的应用程序，小芯片方法提供了灵活性，支持各种设计。在一个例子中，英特尔正在开发 Ponte Vecchio，这是一种包含 47 个tiles或小芯片的 GPU。其中两个基于 10nm finFET。该设计总共拥有 1000 亿个晶体管。

　　在另一个例子中，AMD 正在开发 3D V-Cache，这是一种堆叠在处理器上的缓存小芯片。这两款设备均基于台积电的 7nm 工艺。

　　图 2：AMD 的 3D V-Cache 将缓存堆叠在处理器上。资料来源：AMD

　　我们甚至可以使用成熟节点的设备来实现小芯片设计。

　　“你可以拥有射频毫米波和光互连等技术。他们将使用不同于 FPGA 或 CPU 的技术。你还可以拥有其他技术，包括GaN，”英特尔研究科学家 David Kehlet 说。

　　开发基于小芯片的设计并不简单。根据思科的说法，以下是主要挑战：

　　设计和集成

　　生态系统复杂性

　　制造、测试和产量

　　资质和可靠性

　　标准

　　“一般来说，要使任何技术变得更加主流或成熟，您都需要一个重要的驱动力，”思科技术和质量副总裁 Jie Xue 在 ECTC 说。“驱动力来自拥有大批量需求的客户，所以他们推动了投资，推动了开发，并推动了成本。”

　　一开始，设计师需要考虑很多问题。在 ECTC 上，AMD 的高级研究员 Bryan Black 概述了小芯片的设计注意事项和挑战：

　　如何划分系统中的芯片

　　设计重用

　　管理参数变化

　　电力输送

　　互连速度

　　分区开销

　　全局时钟

　　Die安全

　　热管理

　　设计人员还应该预先考虑与制造过程有关的其他问题。QP Technologies销售和营销副总裁 Rosie Medina 表示：“例如，为基于小芯片的设计提供合适的基板和/或中介层至关重要。”此外，客户需要考虑设计和制造基板和/或中介层的时间和成本。“

　　换句话说，除了设计考虑之外，提前制定制造策略也很有意义。理想情况下，独立的设计和制造团队应该携手合作。设计不仅应该在现场工作，而且必须具有生产价值。

　　选择制造合作伙伴至关重要，这里有几种选择：1） 在内部制造封装；2） 与代工厂合作；3） 参加 OSAT；4） 与多个供应商合作。

　　每个选项都是可行的。供应商选择取决于能力、制造规模和成本。客户倾向于与他们信任的供应商合作。

　　寻找die，互连

　　围绕小芯片开发设计只是成功的一半。要将基于小芯片的设计投入生产，供应商需要多个部件，例如知识产权 （IP） 内核、已知良好芯片 （known-good die

　　：KGD） 和芯片到芯片互连。

　　KGD 是裸片。在小芯片中，目标是在封装中组装好的芯片。IP 核涉及开发芯片的构建块，例如 I/O、处理器核和库。

　　您在哪里可以找到小芯片的 IP 核和芯片？有多种选择，包括开发自己的技术、前往代工厂和/或OSAT以及联系无晶圆厂 ASIC 设计公司。

　　AMD、英特尔和其他一些公司拥有开发自己的小芯片和 IP 的资源。开发内部die/IP 需要时间和金钱，但有一些优势。IC 供应商拥有有关内部芯片以及它们如何与他人交互的关键数据。

　　”如果封装中的每个芯片都是为特定产品定制设计的，就像我们在 AMD 所做的那样，那么某些事情，例如供电、互连、时钟、缓存层次结构，以及其他所有事情都由一个设计团队同时处理，这使得开发变得更加容易，“AMD 的 Black 说。

　　但即使是较大的公司也负担不起内部开发所有 IP 的费用。他们可能希望采购第三方 IP 以节省时间和金钱。

　　这可能是一个重大挑战。例如，供应商可能想要使用另一家公司的die。但该公司可能不想分享芯片的内部工作原理，这对于充分表征它至关重要。即使他们愿意共享数据，芯片仍需要经过验证和测试过程。

　　”问题是，我们是在内部开发die还是在外部找到它们？这将决定芯片如何与架构交互，以及我们如何将它们组合在一起。这将影响他们在物理层面上的互动方式，“Black说。”在五年时间框架内，我们将面临挑战的是不同组织的异质部分。我们如何将一家公司的芯片共享给另一家公司以制造更复杂的设备？如果die来自多个不同的来源，那么我们最终会面临各种挑战的无尽配置。“

　　大多数公司内部没有这些部件。挑战在于找到必要的部分，这需要时间和资源。所以也许与代工厂和/或 OSAT 合作更有意义。

　　一些代工厂和 OSAT 正在实施他们的小芯片战略，但并非所有供应商都一样。一方面，台积电提供了一种交钥匙方法。这家代工厂巨头拥有大量经过认证的内部和第三方 IP 核目录。客户可以选择使用这些 IP 模块中的任何一个来开发传统芯片。

　　台积电表示，许多用于传统芯片的相同 IP 核和裸片可用于开发基于小芯片的设计。它还具有制造能力。

　　”商业模式与我们的晶圆业务没有什么不同，“台积电的Kevin说。”我们与客户合作确定正确的小芯片和集成方案。当我们将不同的芯片堆叠在一起时，每个芯片都来自我们的客户。它们都是客户特定设计的 IP。他们选择想要整合的tile。我们提供的解决方案可帮助客户将不同的小芯片与不同的高级集成技术集成在一起。“

　　其他代工厂可能有类似或不同的策略。OSAT 也在研究他们的小芯片策略。不过，就目前而言，大多数供应商的策略类似于当前的封装流程。和以前一样，代工厂为客户制造芯片。从那里，他们将完成的芯片发送到 OSAT，后者负责处理封装组装要求。

　　一些代工厂提供各种封装组件，例如中介层。他们甚至会为客户提供TSV制造工艺。但是大部分打包工作是由 OSAT 处理的。

　　最终，OSAT、代工厂和其他公司希望将小芯片提升到一个新的水平。许多人正在与 ODSA 合作，这是一个寻求将小芯片带给大众的行业组织。ODSA 正在研究多种技术，包括标准芯片到芯片接口、参考设计和工作流程。所有这一切都导致小芯片设计交换 （Chiplet Design Exchange：

　　CDX） 的出现，这是一个开放的市场，可以买卖来自不同供应商的认证小芯片。

　　ODSA 的 Jawad Nasrullah 表示：”我们正在编写一份 CDX 白皮书，该白皮书将为业界提供有关构建小芯片模型的指南。“ ”建模的一致性是开发组件交易市场的关键。“

　　但是至少在两三年内不会出现小芯片的公开交换。实现这一目标需要时间和资源。

　　同时，对于小芯片，供应商需要一种芯片到芯片互连/接口技术，该技术将一个芯片连接到另一个芯片封装中。为了实现管芯到管芯互连，供应商在每个die上设计了一个微小的 IP 块。该块由带有电路的公共物理接口组成。这样，可以连接具有通用接口的芯片，使它们能够相互通信。

　　第一波基于小芯片的设计将芯片到芯片互连与公司自有设备的专有接口相结合。但是为了扩大小芯片的采用，该行业需要具有开放接口的互连，使不同的芯片能够相互通信。

　　这是小芯片的主要绊脚石。

　　到目前为止，英特尔开发了市场上为数不多的开放接口之一。该技术称为高级接口总线 （AIB），是一种在小芯片之间传输数据的接口方案。

　　供应商需要不止一种芯片到芯片互连方案。其他技术正在研发中，但尚不清楚何时准备就绪。这些包括：

　　ODSA 正在定义一个名为 Bunch of Wires （BoW） 的芯片到芯片接口。

　　光互连论坛正在开发一种称为 CEI-112G-XSR 的技术。XSR 为小芯片实现每通道 112Gbps 的芯片到芯片连接。

　　Xilinx 正在开发 OpenHBI，这是一种源自高带宽存储器 （HBM） 标准的芯片到芯片互连/接口技术。

　　设计和制造问题

　　最终，客户希望设计和制造产品。为此，供应商必须为给定的设计选择封装类型或架构，以及适当的小芯片和芯片到芯片互连。这不是一项简单的任务。这里有许多不同且令人困惑的选项。

　　一旦做出这些决定，就该进入设计阶段了。使用 EDA 工具，供应商通常遵循传统的设计步骤，例如设计输入、基板/中介层布线和布局以及验证。

　　有些内部拥有 EDA 设计工具和专业知识。其他人可能拥有这些工具，但缺乏设计专业知识。

　　作为回应，ODSA 正在制定一套用于开发基于小芯片的产品的设计指南。该文档称为”CDX 工作流程白皮书和设计指南“，描述了小芯片所需的各种建模技术以及如何实现它们。

　　在设计阶段，供应商必须对所需小芯片的行为属性进行建模。对机械、功耗和热特性进行建模也很重要。在投入生产之前，必须了解设计的属性。否则，问题可能会浮出水面。

　　以芯片到芯片互连为例。”在die或小芯片之间的高速，低延迟的互连的情况下，有多重挑战，“长电技术市场总监Michael Liu说。”这包括但不限于实现超高带宽时的低功耗。“

　　还有其他设计问题。而且，当然，设计必须具有生产价值。每种封装类型，例如 2.5D/3D、扇出等，都有自己的制造流程。

　　Momentum 正在推动铜混合键合，这是一种支持下一代 2.5D 封装、3D DRAM 和 3D-IC 的制造工艺。它也是小芯片的理想选择。针对 10μm 及以下的间距，混合键合使用微小的铜对铜连接来连接封装中的芯片。仍处于封装研发阶段，混合键合提供了比现有方法更高的互连密度。

　　这不是一个简单的过程。混合键合在过程中几乎需要零缺陷。产品可靠性仍然是一个问题。

　　在 ECTC 上，Xperi 展示了具有 35μm 间距的 5 芯片堆叠模块测试车辆的可靠性和热性能的第一个结果。”混合粘合部件增强的可靠性性能与现有技术相比具有显着优势，“Xperi 产品营销副总裁 Abul Nuruzzaman 说，Xperi 是一家为客户提供混合粘合的 IP 供应商。”混合粘合部件非常适合高温和/或腐蚀性环境，例如汽车。“

　　图 3：Xperi 的芯片到晶圆混合键合流程。资料来源：Xperi

　　结论

　　显然，小芯片是复杂的，具有不同的部分。将它们放在一起是困难的部分。

　　在某些时候，解决方案可能会汇集在一起。因为有许多应用可以使用小芯片。